KR0147195B1 - Method for forming metal wiring layer in semiconductor device - Google Patents
Method for forming metal wiring layer in semiconductor deviceInfo
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Abstract
본 발명에 의한 반도체 소자의 금속배선층 형성방법에서는 주배선층의 측면에 측면보호막을 형성시킨 것을 특징으로 하며, 금속배선층의 제조방법으로는 반도체 소자를 형성시킨 반도체기판상에 소자의 각 전극 상부와 외부의 연결을 위한 콘택홀을 형성시킨 절연막상에 절연물질층등을 형성시키고, 절연물질층에 배선영역을 식각시키고, 배선영역에 주배선층용 금속을 매립시켜서 주배선층을 형성시키는 단계를 포함하여 이루어진다.In the method for forming a metal wiring layer of a semiconductor device according to the present invention, a side protective film is formed on the side surface of the main wiring layer. In the method for manufacturing a metal wiring layer, the upper and the outer sides of each electrode of the device are formed on a semiconductor substrate on which the semiconductor device is formed. Forming an insulating material layer or the like on the insulating film on which the contact hole for the connection is formed, etching the wiring area in the insulating material layer, and embedding the main wiring layer metal in the wiring area to form the main wiring layer. .
Description
제1도는 종래의 반도체 소자의 금속배선층 형성방법의 실시예를 설명하기 위한 도면.1 is a view for explaining an embodiment of a method for forming a metal wiring layer of a conventional semiconductor device.
제2도는 본 발명에 의한 반도체 소자의 금속배선층 형성방법으로 형성된 금속배선층의 실시예를 도시한 도면.2 is a view showing an embodiment of a metal wiring layer formed by a method for forming a metal wiring layer of a semiconductor device according to the present invention.
제3도 ∼ 제8도는 본 발명에 의한 반도체 소자의 금속배선층 형성방법의 실시예를 설명하기 위한 도면.3 to 8 are views for explaining an embodiment of a method for forming a metal wiring layer of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,20,30,40,50,60,70,80 : 반도체기판10,20,30,40,50,60,70,80: semiconductor substrate
11,21,31,41,51,61,71,81 : 절연막11,21,31,41,51,61,71,81: insulating film
12 : 콘택홀 13,23,32,42,52,62,72 : 장벽금속층12: contact hole 13,23,32,42,52,62,72: barrier metal layer
14 : 표면보호막 15,25,35,45,55,65,85 : 주배선층14: surface protective film 15, 25, 35, 45, 55, 65, 85: main wiring layer
16 : 측면보호막 22,36,46,56,66,86 : 보호물질층16: side protective film 22,36,46,56,66,86: protective material layer
24,37,47,57,67 : 측면절연막 33,43,53,63,73 : 절연물질층24,37,47,57,67: side insulating films 33,43,53,63,73: insulating material layers
34,44,54,64 : 배선영역 350 : 주배선층용 금속막34, 44, 54, 64: wiring area 350: metal film for main wiring layer
56-1 : 내화성금속막 66-1 : 도전 또는 절연물질막56-1: refractory metal film 66-1: conductive or insulating film
74 : 식각저지층 82 : 제1절연물질층74: etch stop layer 82: first insulating material layer
85 : 하부배선층 83 : 제2절연물질층85: lower wiring layer 83: second insulating material layer
87 : 상부배선층 88 : 비아 콘택홀87: upper wiring layer 88: via contact hole
A : 주배선층 형성부위A: main wiring layer forming area
본 발명은 반도체 소자의 금속배선층 형성방법에 관한 것으로, 특히 금속배선층의 산화 및 부식 분위기에 노출되는 것을 최소화함으로 고집적 반도체 소자에서 금속배선층의 신뢰성 개선에 적당하도록 한 반도체 소자의 금속배선층 형성방법에 관한 것이다.The present invention relates to a method for forming a metal wiring layer of a semiconductor device, and more particularly, to a method for forming a metal wiring layer of a semiconductor device suitable for improving reliability of a metal wiring layer in a highly integrated semiconductor device by minimizing exposure to an oxidizing and corrosive atmosphere of the metal wiring layer. will be.
반도체 집적회로의 고집적화에 따른 단위소자간 간격의 미세화에 따라 금속배선층에 있어서는 그 폭이 감소되었으며, 이로 인하여 소자의 전기적인 저항이 증가하게 되었고 기계적인 응력(stress)에 대하여 취약해 지는 등의 문제가 대두되었다. 특히 현재 상용화되는 제품에 널리 적용되는 알루미늄(Al) 계의 금속배선층은 융점이 약 660℃ 이하로서 실리콘 산화막(SiO2)보다 낮고, 열팽창계수도 실리콘산화막보다 약 50배 이상 크므로 고온 열처리 공정에 취약하다.As the gap between unit devices is increased due to the high integration of semiconductor integrated circuits, the width of the metal wiring layer is reduced, thereby increasing the electrical resistance of the device and becoming vulnerable to mechanical stress. Has emerged. In particular, the aluminum (Al) -based metal wiring layer widely applied to commercially available products has a melting point of about 660 ° C. or lower, which is lower than that of silicon oxide film (SiO 2 ), and the thermal expansion coefficient is about 50 times larger than that of silicon oxide film. weak.
한편 알루미늄 계의 금속막을 기판상에 형성시킨 후에, 금속배선층을 형성시키기 위한 패턴닝(patterning)에 있어서도 염소(Cl2)계의 가스(gas)를 이용하여 건식식각(dry etch)하는 것이 일반적인데, 이때 알루미늄 계의 주배선층에 잔류된 염소이온(Cl)이 대기중의 수분과 반응하여 후부식(after corrosion)을 일으키는 것으로 알려져 있다. 그것은 이중금속, 즉 알루미늄 계의 주(主)배선층과 TiN 등의 장벽금속(barrier metal)층의 접합면에서 발생되는 상대적인 기전력 차이가 알루미늄의 이온화를 촉진하기 때문인 것으로 추론되고 있다. 이때, 이중금속층간의 접합면에 발생되는 기전력을 갈바닉 포텐셜(Galvanic Potential)이라 한다.On the other hand, after forming the aluminum-based metal film on the substrate, it is common to dry etch using a chlorine (Cl 2 ) gas also in the patterning for forming the metal wiring layer. In this case, it is known that chlorine ions (Cl) remaining in the aluminum main wiring layer react with moisture in the air to cause after corrosion. It is inferred that the relative difference in electromotive force generated at the junction between the double metal, that is, the main wiring layer of aluminum-based, and the barrier metal layer such as TiN promotes the ionization of aluminum. At this time, the electromotive force generated at the junction between the bimetallic layers is referred to as galvanic potential.
또한 반도체 집적회로의 집적도에 따라 금속배선층의 주배선층을 비저항이 알루미늄보다 낮고, 융점이 약 1033℃ 정도로 알루미늄 계보다 높은 구리(Cu) 계로 형성시켜서 반도체 소자의 신뢰성을 개선시키고자 하는 시도가 진행되고 있으나 구리이온(Cu)의 높은 확산 속도와 약 200 ℃ 이하의 저온에서도 용이하게 산화되는 성질에 의하여, 염소(Cl2)계의 가스에 의한 건식식각의 어려움 등으로 적용상의 문제점이 봉착해 있는 실정이다. 특히 구리계를 이용한 금속배선층의 형성시에 구리이온(Cu)의 산화와 확산을 억제하는 방법으로서 구리 계의 주배선층을 TiN 등의 내화성(Refractory)금속막이나 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 등의 절연물질층으로 피복하여 둘러싸서 보호막을 형성시켜 저항증가를 방지하고, 신뢰성을 향상시키기 위한 시도가 활발하게 진행중이나 구리 계의 주배선층이 공기중에 노출되는 과정에서 그 표면에 자연산화막이 형성되는 문제가 남아 있다.In addition, according to the degree of integration of semiconductor integrated circuits, an attempt is made to improve the reliability of semiconductor devices by forming a main wiring layer of a metal wiring layer with a copper (Cu) system having a specific resistance lower than that of aluminum and having a melting point of about 1033 ° C. However, due to the high diffusion rate of copper ions (Cu) and easily oxidized even at low temperatures of about 200 ° C. or below, there are problems in application due to the difficulty of dry etching by chlorine (Cl 2 ) gas. to be. In particular, as a method of suppressing oxidation and diffusion of copper ions (Cu) when forming a metal wiring layer using copper, the main wiring layer of copper may be a refractory metal film such as TiN, a silicon oxide film (SiO 2 ), or a silicon nitride film. Attempts are being made to prevent the increase in resistance and to improve the reliability by covering and encapsulating with a layer of insulating material such as (Si 3 N 4 ) to improve the reliability, but in the process of exposing the copper main wiring layer to air. There remains a problem that a natural oxide film is formed on the surface.
제1도는 종래의 반도체 소자의 금속배선층의 형성단계를 도시한 도면으로, 그 일례로서 미국 특허 등록번호 4742014호와 4843453호에 나타난 반도체 소자의 구리(Cu) 계를 이용한 금속배선층의 형성단계를 개략적으로 도시한 도면이다. 이하 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선층 형성방법을 개략적으로 설명하겠다.FIG. 1 is a view illustrating a step of forming a metal wiring layer of a conventional semiconductor device. As an example, FIG. 1 schematically illustrates a step of forming a metal wiring layer using copper (Cu) -based semiconductor devices of US Patent Nos. 4742014 and 4843453. It is a figure shown. Hereinafter, a method for forming a metal wiring layer of a conventional semiconductor device will be described with reference to the accompanying drawings.
종래의 반도체 소자의 금속배선층을 형성시키기 위해서는 우선 반도체기판(10)상에 형성시킨 절연막(11)에 콘택(contact)부위를 정의하여, 제1도의 (a)와 같이, 수직 구조의 콘택홀(contact hole)(12)을 형성시키고, 그 절연막(11)과 콘택홀(12) 위에 내화성금속으로 장벽금속층(13)을 형성시킨다.In order to form a metallization layer of a conventional semiconductor device, first, a contact portion is defined in an insulating film 11 formed on the semiconductor substrate 10, and as shown in FIG. A contact hole 12 is formed, and a barrier metal layer 13 is formed of refractory metal on the insulating film 11 and the contact hole 12.
그리고 제1도의 (b)와 같이, 장벽금속층(13)의 상면에 구리 계의 금속으로 주배선층용 금속막을 형성시키고, 그 상면에 내화성금속을 균일하게 증착시켜서 표면보호막(14)을 형성시킨 후에 감광막(photoresist)를 마스크(mask)로 이용하여 주배선층(15)을 패터닝(patterning)한다.Then, as shown in (b) of FIG. 1, after forming the main wiring layer metal film on the upper surface of the barrier metal layer 13 with a copper-based metal and uniformly depositing a refractory metal on the upper surface, the surface protective film 14 is formed. The main wiring layer 15 is patterned by using a photoresist as a mask.
이어서 제1도의 (c)와 같이, 주배선층(15) 측면을 내화성 금속이나 절연물질로 피복하여 둘러싸서 측면보호막(16)을 형성시켜서 금속배선층을 형성시킨다. 이때, 콘택홀은 그 저면에 형성시킨 불순물층(도면에 도시 안함)이 장벽금속층 혹은 주배선층의 금속 이온등과 반응하여 성장된다.Subsequently, as shown in FIG. 1C, the side surface of the main wiring layer 15 is covered with a refractory metal or an insulating material to surround the side protective film 16 to form a metal wiring layer. At this time, the contact hole is grown by reacting an impurity layer (not shown) formed on the bottom surface with a metal ion or the like of the barrier metal layer or the main wiring layer.
즉, 종래의 반도체 소자의 금속배선층은 알루미늄 계 또는 구리 계의 주(主)배선층과 장벽금속층이 접하고 있는 적층구조이다.That is, the metal wiring layer of the conventional semiconductor element is a laminated structure in which the main wiring layer and the barrier metal layer of aluminum or copper contact.
그러나 종래의 반도체 소자의 금속배선층에서는 금속배선층의 형성시에 감광막을 마스크로 이용하여 패터닝할 때에 적층구조인 금속배선층에서 그 측면의 주배선층과 장벽금속층 간의 접합면이 주의 환경에 노출되며, 이로 인하여 주배선층과 장벽금속층간의 접합면에서 발생되는 기전력의 차이에 의해 부식이 발생되는 갈바닉 부식 셀(cell)이 구성되고, 이는 염소(Cl2) 계의 가스에 의한 건식식각시에 염소(Cl)를 포함한 폴리머(polymer)층이 주배선층의 측벽에 부착되게 하는 등의 요인이 되는 문제가 발생되었다.However, in the metal wiring layer of a conventional semiconductor device, when the metal wiring layer is formed using a photosensitive film as a mask, the bonding surface between the main wiring layer and the barrier metal layer on the side thereof is exposed to the attention environment in the metal wiring layer having a laminated structure. A galvanic corrosion cell is formed in which corrosion occurs due to the difference in electromotive force generated at the junction between the main wiring layer and the barrier metal layer, which is chlorine (Cl) during dry etching by a gas of chlorine (Cl 2 ) system. Problems such as causing a polymer layer including the adhesion to the side wall of the main wiring layer has occurred.
본 발명은 이러한 문제를 해결하기 위하여 안출된 것으로, 반도체 소자의 금속배선층의 구조 및 형성방법을 개선하여 소자의 전기적인 동작에 있어서 그 신뢰성을 향상시키는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to improve the structure and formation method of a metal wiring layer of a semiconductor device to improve its reliability in electrical operation of the device.
본 발명에 의한 반도체 소자의 금속배선층 형성방법에서는 주배선층의 측면에 측면보호막을 형성시킨 것을 특징으로 하며, 금속배선층의 제조방법으로는 반도체 소자를 형성시킨 반도체기판상에 소자의 각 전극 상부와 외부의 연결을 위한 콘택홀을 형성시킨 절연막상에 절연물질층등을 형성시키고, 절연물질층에 배선영역을 식각시키고, 배선영역에 주배선층용 금속을 매립시켜서 주배선층을 형성시키는 단계를 포함하여 이루어진다. 이하 첨부된 도면 을 참고로 본 발명에 의한 반도체 소자의 금속배선층 형성방법을 설명하면 다음과 같다.In the method for forming a metal wiring layer of a semiconductor device according to the present invention, a side protective film is formed on the side surface of the main wiring layer. In the method for manufacturing a metal wiring layer, the upper and the outer sides of each electrode of the device are formed on a semiconductor substrate on which the semiconductor device is formed. Forming an insulating material layer or the like on the insulating film on which the contact hole for the connection is formed, etching the wiring area in the insulating material layer, and embedding the main wiring layer metal in the wiring area to form the main wiring layer. . Hereinafter, a method for forming a metal wiring layer of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명에 의한 반도체 소자의 금속배선층 형성방법으로 형성된 금속배선층의 실시예를 도시한 도면으로, 반도체 소자의 금속배선층 단면도이다.2 is a cross-sectional view showing an embodiment of a metal wiring layer formed by the method for forming a metal wiring layer of a semiconductor device according to the present invention.
본 발명에 의한 반도체 소자의 금속배선층 형성방법에 의해 형성된 금속배선층은 주배선층의 측면에 측면절연막을 형성시킨 것을 특징으로 하며, 제2도에 도시된 바와 같이, 절연막(21)이 형성된 반도체기판(20)상에 형성시킨 장벽금속층(23)과, 장벽금속층의 상면에서 장벽금속층의 폭보다 작은 폭으로 형성시킨 주(主)배선층(25)과, 주배선층의 상부에서 주배선층의 폭보다 크게 형성시킨 보호물질층(22)과, 주배선층의 측면에서 장벽금속층과 보호물질층의 사이에 절연물질로 형성시킨 측면절연막(24)을 포함하여 이루어진다. 이때, 주배선층의 상면에 형성시킨 보호물질층은 도전물질로 주배선층의 표면과 주배선층의 측면 상단을 덮은 형태 또는 상면과 접하는 판형으로 형성시키거나, 도전 또는 절연물질로 주배선층의 각 측면 상단에 측벽을 형성시킨다.The metal wiring layer formed by the method for forming a metal wiring layer of the semiconductor device according to the present invention is characterized in that the side insulating film is formed on the side of the main wiring layer, as shown in FIG. 2, the semiconductor substrate having the insulating film 21 ( 20) the barrier metal layer 23 formed on the barrier metal layer, the main wiring layer 25 formed on the upper surface of the barrier metal layer to be smaller than the width of the barrier metal layer, and formed larger than the width of the main wiring layer on the main wiring layer. And a side insulating film 24 formed of an insulating material between the barrier metal layer and the protective material layer on the side of the main wiring layer. In this case, the protective material layer formed on the upper surface of the main wiring layer may be formed in a form covering the surface of the main wiring layer and the upper side of the main wiring layer with a conductive material or a plate contacting the upper surface, or the upper side of each side of the main wiring layer with a conductive or insulating material. Form sidewalls in the.
그리고 본 발명에 의한 반도체 소자의 금속배선층의 또 다른 실시예로 장벽금속층은 주배선층의 폭보다 큰 폭으로 형성시키고 보호물질층을 형성시키거나, 주배선층의 상면에 보호물질층만 주배선층의 폭보다 큰 폭으로 형성시키면서 주배선층의 측면에 측면절연막을 형성시키기도 한다.In another embodiment of the metal wiring layer of the semiconductor device according to the present invention, the barrier metal layer may be formed to have a width larger than that of the main wiring layer and to form a protective material layer, or only the protective material layer may be formed on the upper surface of the main wiring layer. The side insulating film may be formed on the side of the main wiring layer while forming a larger width.
제3도와 제4도 및 제5도, 제6도, 제7도, 제8도는 본 발명에 의한 반도체 소자의 금속배선층 형성방법의 실시예를 설명하기 위한 도면이다.3, 4, 5, 6, 7, and 8 are views for explaining an embodiment of a method for forming a metal wiring layer of a semiconductor device according to the present invention.
본 발명에 의한 반도체 소자의 금속배선층 형성방법에서는 금속배선층을 형성시키기 위하여 먼저 제3도의 (a)와 같이, 반도체기판(30)상에 절연막(31)을 형성하고, 절연막(31) 위에 스프터링(sputtering) 또는 화학기상증착(CVD;Chemical Vapor Deposition)법 등의 균일한 증착법(comformal deposition)을 이용하여 Ti/TiN등의 장벽금속층(32)을 1000Å 이하로 형성시킨다.In the method for forming a metal wiring layer of a semiconductor device according to the present invention, in order to form a metal wiring layer, an insulating film 31 is first formed on the semiconductor substrate 30 as shown in FIG. 3A, and sputtering on the insulating film 31. The barrier metal layer 32, such as Ti / TiN, is formed to 1000 mW or less by using a uniform deposition method such as sputtering or chemical vapor deposition (CVD).
이어서 제3도의 (b)와 같이, 장벽금속층(32)의 상면에 실리콘질화막(Si3N4)이나 실리콘산화막(SiO2) 등의 절연물질층(33)을 3000Å에서 10000Å의 두께범위로 증착하여 형성시킨다.Subsequently, as shown in FIG. 3B, an insulating material layer 33 such as silicon nitride film (Si 3 N 4 ) or silicon oxide film (SiO 2) is deposited on the upper surface of the barrier metal layer 32 in a thickness range of 3000 kPa to 10000 kPa. To form.
그 후에 제3도의 (c)와 같이, 절연물질층(33)의 상면에 주배선층 형성부위(A 부위)를 정의하는 감광막패턴(PR ; photoresist pattern)을 형성시키고, 이 감광막패턴을 마스크로 하여 주배선층 형성부위의 절연물질층을 식각하여 주배선층을 형성시킬 배선영역(34)을 형성시킨다. 이때, 장벽금속층은 절연물질층을 식각할 때에 식각저지층(etch stopper)으로 적용할 수 있다.Thereafter, as shown in FIG. 3 (c), a photoresist pattern (PR; photoresist pattern) defining a main wiring layer forming portion (site A) is formed on the upper surface of the insulating material layer 33, and the photoresist pattern is used as a mask. The insulating material layer on the main wiring layer forming portion is etched to form a wiring region 34 for forming the main wiring layer. In this case, the barrier metal layer may be applied as an etch stopper when the insulating material layer is etched.
이어서 제3도의 (d)와 같이, 감광막패턴을 습식과 건식식각으로 제거하고, 절연물질층(33)상에 배선영역(34)을 매립시키는 구리(Cu) 계나 알루미늄(Al) 계의 금속을 스프터링 또는 화학기상증착(CVD)법 등의 균일한 증착법으로 5000Å에서 10000Å의 두께범위의 주배선층용 금속막(350)을 형성시킨다.Subsequently, as shown in FIG. 3D, the photoresist pattern is removed by wet and dry etching, and a copper (Cu) or aluminum (Al) -based metal is formed to bury the wiring region 34 on the insulating material layer 33. The metal film 350 for the main wiring layer having a thickness ranging from 5000 kPa to 10000 kPa is formed by a uniform deposition method such as sputtering or chemical vapor deposition (CVD).
이때, 구리(Cu) 계의 주배선층용 금속막을 화학기상증착법으로 형성시킬 경우에 구리(Cu)의 가스 소오스(gas source)로서는 제1,2구리(Cu(I,II)헥사플로우아세틸아세트네이트((hfac: Hexafluroacetlyaxetonate)나 제1구리(Cu(I))헥사플로우아세틸아세트네이트 트리메틸비닐살일렌(tmvs:Trimethylvinylsilane) 등을 적용하고, 알루미늄(Al) 계의 주배선층용 금속막을 화학기상증착법으로 형성시킬 경우에 알루미늄(Al)의 가스 소오스로서는 티아이비에이(TIBA ; Triisobutyl Aluminum)나 디엠에이에이치(DMAH ; Dimethyl Aluminum Hydride), 티엠에이에이(TMAA ; Trimethyl Aminealane), 디엠이에이에이(DMEAA ; Dimethyethyl Aminealane) 등을 적용한다.At this time, when the copper (Cu) -based main wiring layer metal film is formed by chemical vapor deposition, as a gas source of copper (Cu), 1,2 copper (Cu (I, II) hexaflow acetylacetate ((hfac: Hexafluroacetlyaxetonate) or cuprous (Cu (I)) hexaflowacetylacetonate trimethylvinylsilane (tmvs: Trimethylvinylsilane) is applied, and the aluminum (Al) -based metal film for the main wiring layer is subjected to chemical vapor deposition. When forming, the gas source of aluminum (Al) is TIBA (Tiso; Triisobutyl Aluminum), DMH (Dimethyl Aluminum Hydride), TEM (TMAA; Trimethyl Aminealane), DMEA (DMEAA; Dimethyethyl Aminealane).
그리고 제3도의 (e)와 같이, 절연물질층(33)상의 주배선층용 금속막(350)을 화학 기계 연마(CMP;Chemical Mechanical Polishing)법이나 건식식각으로 에치백(etch back)하여 제거하여 배선영역에 매립된 주배선층(35)을 형성시킨다.As shown in (e) of FIG. 3, the main wiring layer metal film 350 on the insulating material layer 33 is etched back by chemical mechanical polishing (CMP) method or dry etching to remove it. The main wiring layer 35 embedded in the wiring area is formed.
이때 화학 기계 연마(CMP)법은 통상의 연마포에 의한 연마에 화학용제를 포함한 연마제를 적용하여 손상(demage)이 적은 연마면을 얻도록 하는 기술로서, 그 연마제로는 산(Acid)과 다이몬드 화합물(diamond compound)를 포함하는 연마액 혹은 세정액을 이용할 수 있다.At this time, the chemical mechanical polishing (CMP) method is a technique for applying a polishing agent containing a chemical solvent to polishing with a conventional polishing cloth to obtain a polishing surface with less damage (Acid) and diamond A polishing liquid or a cleaning liquid containing a diamond compound can be used.
이어서 제3도의 (f)와 같이, 절연물질층(33)의 상부를 습식 또는 건식의 등방성 식각으로 부분적으로 제거하여 주배선층(35)의 상부가 500Å에서 1000Å의 높이범위로 드러나도록 한다.Subsequently, as shown in FIG. 3 (f), the upper part of the insulating material layer 33 is partially removed by wet or dry isotropic etching so that the upper part of the main wiring layer 35 is exposed in the height range of 500 kV to 1000 kPa.
그리고 제3도의 (g)와 같이, 선택적 증착(selective deposition)법으로 도전물질을 선택적으로 증착시켜서 노출된 주배선층(35)의 상부, 즉 주배선층의 상면과 측면 상단을 덮은 형태로 보호물질층(36)을 형성시킨다. 이때 도전물질의 보호물질층은 장벽금속층에 대하여 식각선택성을 갖는 재료를 적용한다.As shown in (g) of FIG. 3, the protective material layer is formed by selectively depositing a conductive material by a selective deposition method to cover an upper surface of the main wiring layer 35, that is, a top surface and a top surface of the side surface of the main wiring layer 35. (36) is formed. In this case, the protective material layer of the conductive material is a material having an etch selectivity with respect to the barrier metal layer.
이어서 제3도의 (h)와 같이, 주배선층(35) 상부의 보호물질층(36)을 마스크로 하여 절연물질층과 장벽금속층(32)을 패터닝하여 주배선층의 측면에 절연물질층의 측면절연막(37)을 형성하여 주배선층의 측면에서 장벽금속층과의 접합면의 노출이 측면절연막에 의해 방지되는 금속배선층을 형성시킨다.Subsequently, as shown in (h) of FIG. 3, the insulating material layer and the barrier metal layer 32 are patterned using the protective material layer 36 on the main wiring layer 35 as a mask, and the side insulating film of the insulating material layer is formed on the side of the main wiring layer. (37) is formed to form a metal wiring layer in which exposure of the bonding surface with the barrier metal layer on the side of the main wiring layer is prevented by the side insulating film.
또한 본 발명에 의한 반도체 소자의 금속배선층 형성방법의 다른 실시예를 제4도를 참고로 설명하면 다음과 같다.Another embodiment of the method for forming a metal wiring layer of a semiconductor device according to the present invention will be described with reference to FIG. 4 as follows.
즉, 본 발명에 의한 반도체 소자의 금속배선층 형성방법에서 반도체기판상(40)의 절연막(41)상에 장벽금속층(42)과 절연물질층(43)을 순차적으로 형성시키고, 절연물질층(43)에 배선영역(44)을 식각시킨 후에, 배선영역에 매립된 주배선층(45)을 형성시키고, 제4도의 (a)와 같이 절연물질층(43)의 상면에 주배선층(45)이 형성된 부위를 포함하여 개방시키는 감광막패턴(PR)을 형성시킨 다음에, 이 감광막패턴을 마스크로 하여 배선영역(44)에 매립된 주배선층의 가장자리의 절연물질층을 부분적으로 제거하여, 주배선층의 상면과 측면 상단을 노출시키고, 감광막패턴을 제거한다.That is, in the method for forming a metal wiring layer of the semiconductor device according to the present invention, the barrier metal layer 42 and the insulating material layer 43 are sequentially formed on the insulating film 41 on the semiconductor substrate 40, and the insulating material layer 43 After the wiring region 44 is etched, the main wiring layer 45 embedded in the wiring region is formed, and the main wiring layer 45 is formed on the upper surface of the insulating material layer 43 as shown in FIG. After the photoresist pattern PR is formed to include the site, the insulating material layer at the edge of the main wiring layer embedded in the wiring region 44 is partially removed by using the photoresist pattern as a mask. Expose the top and side surfaces, and remove the photoresist pattern.
그리고 제4도의 (b)와 같이, 도전물질을 선택적으로 증착시켜서 노출된 주배선층(45)의 상부, 즉 주배선층의 상면과 측면 상단을 덮은 형태로 보호물질층(46)을 형성시킨다.As shown in (b) of FIG. 4, the protective material layer 46 is formed by selectively depositing a conductive material to cover the upper part of the exposed main wiring layer 45, that is, the upper surface and the upper side of the main wiring layer.
이어서 제4도의 (c)와 같이, 주배선층(45) 상부의 보호물질층(46)을 마스크로 하여 절연물질층과 장벽금속층(42)을 패터닝하여 주배선층의 측면에 절연물질층(43)의 측면절연막(47)을 형성하여 주배선층의 측면에서 장벽금속층과의 접합면의 노출이 측면절연막에 의해 방지되는 금속배선층을 형성시킨다.Subsequently, as shown in FIG. 4C, the insulating material layer and the barrier metal layer 42 are patterned using the protective material layer 46 on the main wiring layer 45 as a mask to form the insulating material layer 43 on the side of the main wiring layer. A side insulating film 47 is formed to form a metal wiring layer in which the exposed surface of the bonding surface with the barrier metal layer on the side of the main wiring layer is prevented by the side insulating film.
그리고 본 발명에 의한 반도체 소자의 금속배선층 형성방법의 다른 실시예를 제5도를 참고로 설명하면 다음과 같다.Another embodiment of the metallization layer forming method of the semiconductor device according to the present invention will be described with reference to FIG.
즉, 본 발명에 의한 반도체 소자의 금속배선층 형성방법에서 반도체기판상(50)의 절연막(51)상에 장벽금속층(52)과 절연물질층(53)을 순차적으로 형성시키고, 절연물질층에 배선영역(54)을 식각시키고, 배선영역에 매립된 주배선층(55)을 형성시킨 후에, 제5도의 (a)와 같이, 절연물질층(53)과 주배선층(55)의 상면에 장벽(barrier)막 혹은 반사방지막(ARC; Anti-Reflective coating)으로서의 TiN 등의 내화성금속막(56-1)을 500Å에서 1500Å의 두께범위로 형성시킨다.That is, in the method for forming a metal wiring layer of the semiconductor device according to the present invention, the barrier metal layer 52 and the insulating material layer 53 are sequentially formed on the insulating film 51 on the semiconductor substrate 50, and the wiring is formed on the insulating material layer. After etching the region 54 and forming the main wiring layer 55 embedded in the wiring region, a barrier is formed on the top surface of the insulating material layer 53 and the main wiring layer 55 as shown in FIG. ) Or a refractory metal film 56-1 such as TiN as an anti-reflective coating (ARC) is formed in a thickness range of 500 kW to 1500 kW.
그리고 제5도의 (b)와 같이, 내화성금속막을 패터닝하여 절연물질층(53)상에서 주배선층(55)의 폭보다 큰 폭으로 주배선층의 상면을 덮는 판형의 보호물질층(56)을 형성시킨다.Then, as shown in FIG. 5B, the refractory metal film is patterned to form a plate-shaped protective material layer 56 covering the upper surface of the main wiring layer on the insulating material layer 53 with a width larger than that of the main wiring layer 55. .
이어서 제5도의 (c)와 같이, 주배선층(55) 상부의 보호물질층(56)을 마스크로 하여 절연물질층과 장벽금속층(52)을 패터닝하여 주배선층의 측면에 절연물질층의 측면절연막(57)을 형성하여 주배선층의 측면에서 장벽금속층과의 접합면의 노출이 측면절연막에 의해 방지되는 금속배선층을 형성시킨다.Subsequently, as shown in FIG. 5C, the insulating material layer and the barrier metal layer 52 are patterned using the protective material layer 56 on the main wiring layer 55 as a mask, and the side insulating film of the insulating material layer is formed on the side of the main wiring layer. (57) is formed to form a metal wiring layer in which exposure of the bonding surface with the barrier metal layer on the side of the main wiring layer is prevented by the side insulating film.
또한 본 발명에 의한 반도체 소자의 금속배선층 형성방법의 또 다른 실시예를 제6도를 참고로 설명하면 다음과 같다.In addition, another embodiment of a method for forming a metal wiring layer of a semiconductor device according to the present invention will be described with reference to FIG.
즉, 본 발명에 의한 반도체 소자의 금속배선층 형성방법에서 반도체기판상(60)에서 절연막(61)상에 장벽금속층(62)과 절연물질층(63)을 순차적으로 형성시키고, 절연물질층에 배선영역을 형성시킨 후에, 절연물질층의 배선영역(64)에 매립된 주배선층(65)을 형성시키고, 절연물질층을 제거하여 주배선층의 상부를 노출시킨 다음에, 제6도의 (a)와 같이, 절연물질층(63)과 주배선층(65)의 상면에 도전 또는 절연물질막(66-1)을 형성시킨다. 이때 도전 또는 절연 물질막은 절연물질층과 장벽금속층에 대하여 식각선택성을 갖는 물질로 형성시킨다.That is, in the method for forming a metal wiring layer of the semiconductor device according to the present invention, the barrier metal layer 62 and the insulating material layer 63 are sequentially formed on the insulating film 61 on the semiconductor substrate 60, and the wiring is formed on the insulating material layer. After the region is formed, the main wiring layer 65 embedded in the wiring region 64 of the insulating material layer is formed, and the insulating material layer is removed to expose the upper portion of the main wiring layer. Likewise, a conductive or insulating material film 66-1 is formed on the upper surfaces of the insulating material layer 63 and the main wiring layer 65. In this case, the conductive or insulating material film is formed of a material having an etch selectivity with respect to the insulating material layer and the barrier metal layer.
그리고 제6도의 (b)와 같이, 도전 또는 절연 물질막을 건식식각으로 에치백하여 주배선층(65)의 측면 상단에 측벽형태의 보호물질층(66)을 형성시킨다.As shown in FIG. 6B, the conductive or insulating material film is etched back by dry etching to form the sidewall protective material layer 66 on the upper side of the main wiring layer 65.
이어서 제6도의 (c)와 같이, 주배선층(65) 측면 상부에 측벽형태로 형성시킨 보호물질층(66)을 마스크로 하여 절연물질층과 장벽금속층(62)을 패터닝하여 주배선층의 측면에 절연물질층의 측면절연막(67)을 형성하여 주배선층의 측면에서 장벽금속층과의 접합면의 노출이 측면절연막에 의해 방지되는 금속배선층을 형성시킨다.Subsequently, as shown in FIG. 6C, the insulating material layer and the barrier metal layer 62 are patterned on the side of the main wiring layer by using the protective material layer 66 formed in the sidewall shape on the side of the main wiring layer 65 as a mask. A side insulating film 67 of the insulating material layer is formed to form a metal wiring layer in which exposure of the bonding surface with the barrier metal layer on the side of the main wiring layer is prevented by the side insulating film.
그리고 본 발명에 의한 반도체 소자의 금속배선층 형성방법에서 반도체기판상(70)의 절연막(71)상에 절연물질층(73)을 형성시키고, 배선영역을 형성시키기 위하여 절연물질층을 식각시킬때에 장벽금속층은 식각저지층(etch stopper)으로 작용하는데, 장벽금속층의 두께가 얇거나 식각 선택도(etch selectivity)가 낮아서 식각저지층으로서 작용할 수 없을 때에는 제7도에 도시된 바와 같이, 절연물질층(73)보다 식각선택성이 높은 재질로 별도의 식각저지층(74)을 장벽금속층(72)의 상면에 형성시킨다.In the method for forming a metal wiring layer of a semiconductor device according to the present invention, an insulating material layer 73 is formed on an insulating film 71 on a semiconductor substrate 70, and when the insulating material layer is etched to form a wiring area. The barrier metal layer acts as an etch stopper. When the barrier metal layer is thin or has low etch selectivity, the barrier metal layer cannot act as an etch stopper, as shown in FIG. An etching stop layer 74 is formed on the top surface of the barrier metal layer 72 by using a material having a higher etching selectivity than that of (73).
또한 본 발명에 의한 반도체 소자의 금속배선층 형성방법의 또 다른 실시예로 다층 금속배선층의 형성방법을 제8도를 참고로 설명하면 다음과 같다.In another embodiment of the method for forming a metal wiring layer of a semiconductor device according to the present invention, a method of forming a multilayer metal wiring layer will be described with reference to FIG.
즉 본 발명에 의한 반도체 소자의 금속배선층 형성방법에서 절연막상에 장벽금속층을 형성시키지 않고, 제8도의 (a)와 같이, 반도체기판상(80)의 절연막(81)상에 제1절연물질층(82)을 형성시키고, 제1절연물질층에는 배선영역(84)을 형성시킨 후에, 배선영역을 매립시켜서 하부배선층(85)을 형성시키고, 하부배선층(85)의 상면과 측면 상단을 덮은 형태로 도전물질의 보호물질층(86)을 형성시킨다.That is, in the method for forming a metal wiring layer of the semiconductor device according to the present invention, the first insulating material layer is formed on the insulating film 81 on the semiconductor substrate 80 as shown in FIG. 8A without forming a barrier metal layer on the insulating film. After forming the 82 and forming the wiring region 84 in the first insulating material layer, the wiring region is embedded to form the lower wiring layer 85, and covers the upper surface and the upper side of the lower wiring layer 85. The protective material layer 86 of the conductive material is formed.
그리고 제8도의 (b)와 같이, 제1절연물질층(82)의 상면에 제2절연물질층(83)을 형성시키고, 하부배선층(85)의 상부에 형성시킨 보호물질층(86)을 부분적으로 노출시키는 비아콘택홀(via contact hole)(88)을 형성시킨다. 이때 보호물질층은 제2절연물층의 비아 콘택홀을 형성시키기 위하여 제2절연물층을 식각시킬때에 식각저지층(etch stopper)으로 작용한다.As shown in FIG. 8B, the second insulating material layer 83 is formed on the upper surface of the first insulating material layer 82, and the protective material layer 86 formed on the lower wiring layer 85 is formed. A partially contacted via contact hole 88 is formed. In this case, the protective material layer acts as an etch stopper when etching the second insulator layer to form the via contact hole of the second insulator layer.
이어서 제8도의 (c)와 같이, 보호물질층을 하부배선층에 대하여 선택적인 습식식각으로 제거하여 하부배선층(85)을 노출시킨 후에, 그 상면에 상부배선층(87)을 형성시킨다.Subsequently, as shown in FIG. 8C, the protective material layer is removed by wet etching selectively with respect to the lower wiring layer to expose the lower wiring layer 85, and then the upper wiring layer 87 is formed on the upper surface.
본 발명에 의한 금속배선층과 그 형성방법에서는 주배선층이 외부환경, 특히 산화성분위기에 노출되어 영향받는 것을 최소화하기 위하여 장벽금속층을 주배선층의 폭보다 크게 패터닝하여 형성시키며, 또한 주배선층과 장벽금속층간의 접합면이 측면절연막에 의해서 노출이 방지되므로 주배선층과 장벽금속층간의 접합면에서 발생되는 기전력의 차이에 의해 부식이 발생되는 갈바닉 부식이 방지되어 반도체 소자의 신뢰성이 향상된다.In the metal wiring layer and the method for forming the same according to the present invention, the barrier metal layer is formed by patterning the barrier metal layer larger than the width of the main wiring layer in order to minimize the influence of the main wiring layer exposed to the external environment, in particular, an oxidative component crisis. Since the junction surface of is prevented from being exposed by the side insulating film, galvanic corrosion is prevented from being caused by the difference in electromotive force generated at the junction surface between the main wiring layer and the barrier metal layer, thereby improving the reliability of the semiconductor device.
그리고, 다층 금속배선구조에 있어서는 하부배선층상의 보호물질층을 마스크없이 선택적으로 습식식각으로 제거하고 상부배선층을 자기정합적으로 하부배선층의 상부와 접촉시키므로 접촉면이 증가되고, 이로 인하여 하부배선층과 상부배선층간의 콘택저항이 감소하게 된다.In the multi-layered metal interconnection structure, the protective material layer on the lower interconnection layer is selectively wet-etched without a mask and the upper interconnection layer contacts the upper portion of the lower interconnection layer by self-alignment so that the contact surface is increased, thereby lower interconnection layer and upper interconnection layer. The contact resistance of the liver is reduced.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007703A KR0147195B1 (en) | 1995-04-03 | 1995-04-03 | Method for forming metal wiring layer in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007703A KR0147195B1 (en) | 1995-04-03 | 1995-04-03 | Method for forming metal wiring layer in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039139A KR960039139A (en) | 1996-11-21 |
| KR0147195B1 true KR0147195B1 (en) | 1998-11-02 |
Family
ID=19411431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950007703A KR0147195B1 (en) | 1995-04-03 | 1995-04-03 | Method for forming metal wiring layer in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147195B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7186639B2 (en) | 2003-12-11 | 2007-03-06 | Dongbu Electronics Co., Ltd. | Metal interconnection lines of semiconductor devices and methods of forming the same |
| WO2019093627A1 (en) | 2017-11-07 | 2019-05-16 | 주식회사 엘지화학 | Apparatus and method for estimating battery temperature |
-
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- 1995-04-03 KR KR1019950007703A patent/KR0147195B1/en not_active IP Right Cessation
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| US7186639B2 (en) | 2003-12-11 | 2007-03-06 | Dongbu Electronics Co., Ltd. | Metal interconnection lines of semiconductor devices and methods of forming the same |
| US7514793B2 (en) | 2003-12-11 | 2009-04-07 | Dongbu Electronics Co., Ltd. | Metal interconnection lines of semiconductor devices and methods of forming the same |
| WO2019093627A1 (en) | 2017-11-07 | 2019-05-16 | 주식회사 엘지화학 | Apparatus and method for estimating battery temperature |
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|---|---|
| KR960039139A (en) | 1996-11-21 |
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