KR0144168B1 - D/a converter using ccd - Google Patents
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Abstract
본 발명은 디지털 신호를 아날로그 신호로 변환하는 D/A변환기(Converter)에 관한 것으로, 특히 CCD(Charge Coupled Device)를 이용한 D/A변환기에 관한 것이다.The present invention relates to a D / A converter for converting a digital signal into an analog signal, and more particularly, to a D / A converter using a charge coupled device (CCD).
이와같은 본 발명의 CCD를 이용한 D/A변환기는 제1도전형 웰을 갖는 반도체 기판과, 상기 반도체 기판의 소정부위에 디지털 데이터의 비트 수에 상응한 갯수로 형성되는 고농도 제2도전형 전하 소오스 영역(CSR1~CSRn)과, 디지털 신호의 해당 비트신호가 입력되어 전위를 변환시키도록 상기 각 전하 소오스 영역(CSR1~CSRn)일측에 형성되는 복수개의 베리어 게이트(BG1~BGn)와, 디지털 신호의 비트 자릿수에 상응하는 면적을 갖고 상기 각 베리어 게이트(BG1~BGn)의 다른 일측에 형성되는 폴리게이트(PG1~PGn)와, 상기 전 폴리게이트(PG1~PGn)의 일측에 공통으로 형성되는 출력 게이트(OG)와, 각 폴리게이트(PG1~PGn)에 차지된 전하를 한 곳으로 모아서 전체의 전하량을 세싱하기 위해 상기 출력 게이트(OG)일측에 형성되는 고농도 제2도전형 플로팅 디퓨션 영역(FD)과, 상기 플로팅 디퓨션 영역(FD)에서 센싱이 끝난 전하를 방전시키기 위해 상기 플로팅 디퓨션 영역(FD)의 일측에 형성되는 리세트 게이트(RG) 및 리세트 드레인 영역(RD)을 포함하여 구성된 것이다.The D / A converter using the CCD of the present invention has a semiconductor substrate having a first conductive well, and a high concentration second conductive type charge source formed in a predetermined number of digital data at a predetermined portion of the semiconductor substrate. A plurality of barrier gates BG1 to BGn formed at one side of each of the charge source regions CSR1 to CSRn so that the regions CSR1 to CSRn and the corresponding bit signals of the digital signals are inputted to convert the potentials. Polygates PG1 to PGn formed on the other side of each of the barrier gates BG1 to BGn and having an area corresponding to the number of bit digits, and output gates commonly formed on one side of all the polygates PG1 to PGn. (OG) and a high concentration second conductive floating diffusion region (FD) formed at one side of the output gate (OG) to collect the charges occupied in each of the polygates (PG1 to PGn) in one place to process the entire charge amount. ), And the floating The diffusion gate FD includes a reset gate RG and a reset drain region RD formed at one side of the floating diffusion region FD to discharge the sensed charge in the diffusion region FD.
Description
제1도는 종래의 D/A변환기의 회로 구성도1 is a circuit diagram of a conventional D / A converter
제2도는 본 발명의 CCD를 이용한 D/A변환기 평면도2 is a plan view of the D / A converter using a CCD of the present invention
제3도는 본 발명의 CCD를 이용한 D/A변환기 수직 구조도3 is a vertical structure diagram of a D / A converter using a CCD of the present invention.
제4도는 본 발명에 따른 15비트의 D/A변환기 구성도4 is a block diagram of a 15-bit D / A converter according to the present invention
제5도는 제4도의 A부분 평면 구성도5 is a plan view of part A of FIG.
제6도는 제5도 B-B'선상의 구조 단면도6 is a cross-sectional view taken along line B-B 'of FIG.
본 발명은 디지털 신호를 아날로그 신호로 변환하는 D/A변환기(Converter)에 관한 것으로, 특히 CCD(Charge Coupled Device)를 이용한 D/A변환기에 관한 것이다.The present invention relates to a D / A converter for converting a digital signal into an analog signal, and more particularly, to a D / A converter using a charge coupled device (CCD).
종래의 D/A변환기를 첨부된 도면을 참조하여 설명하면 다음과 같다.A conventional D / A converter will be described with reference to the accompanying drawings.
제1도는 종래의 D/A변환기의 회로 구성도로서, 비트 수 만큼의 전자 스위치(So~Sn-1)의 입력단에 전원 전압(-VR)과 접지 전원이 각각 인가되도록 구성되고, 각 전자 스위치(So~Sn-1)의 출력측에는 서로 다른 저항값을 갖는 n개의 저항이 연결된다.1 is a circuit configuration diagram of a conventional D / A converter, and is configured such that a power supply voltage (-V R ) and a ground power supply are respectively applied to input terminals of an electronic switch (S o ~ S n-1 ) corresponding to the number of bits. the output side of the electronic switch (S o ~ S n-1 ) there is connected to the n number of resistors having a different resistance value.
여기서, 서로 다른 저항값을 갖는 n개의 저항은 최상위 비트의 전자 스위치(Sn-1)출력측에 연결된 저항(R)을 기준으로 하여 그 다음 비트부터 최하위 비트까지 2n-1의 저항값을 갖도록 한다.Here, n resistors having different resistance values have a resistance value of 2 n-1 from the next bit to the least significant bit based on the resistor R connected to the output of the most significant bit of the electronic switch (S n-1 ). do.
이와같이 n개의 저항을 통해 출력되는 각 전자 스위치(So~Sn-1)의 출력전압을 합하여 일정 이득으로 증폭하여 아날로그 신호로 출력하는 증폭기(OP1)가 출력단에 연결된다.In this way, the amplifier OP 1 , which outputs an analog signal by amplifying a predetermined gain by adding the output voltages of the respective electronic switches S o to S n-1 output through the n resistors, is connected to the output terminal.
이와같이 구성된 종래의 D/A변환기의 동작은 다음과 같다.The operation of the conventional D / A converter configured as described above is as follows.
즉 제1도에서 각 전자 스위치(So~Sn-1)는 디지털 신호의 하이 레벨(1)이 인가되면 전원 전압을 선택하여 출력하고 로우 레벨(0)이 인가되면 접지 전압을 선택하여 출력한다.That is, each electronic switch at a first degree (S o ~ S n-1) is output to when applied with a high level (1) of the digital signal output by selecting a power supply voltage and a low level (0) select the ground voltage when the applied do.
따라서 최상위 비트 라인에서 전자 스위치(Sn-1)에 하이 레벨(1)이 인가되고 나머지에는 로우 레벨(0)이 인가되면 전자 스위치(Sn-1)는 전원 전압(-VR)에 연결되고 나머지는 전부 접지된다.Therefore, a high level (1) to the electronic switch (S n-1) from the most significant bit line is applied when the remainder is the low level (0) is applied to the electronic switch (S n-1) is connected to the power-supply voltage (-V R) And the rest are grounded.
이때 전자 스위치(Sn-1)의 출력단에 연결된 저항(R)의 전류는(-VR/R)이고, 최종 출력단(Vo)의 전류는(-VR/R)*R'이 된다.At this time, the current of the resistor R connected to the output terminal of the electronic switch (S n-1 ) is (-V R / R), and the current of the final output terminal (V o ) is (-V R / R) * R '. .
만약, 최상위 비트 전자 스위치(Sn-1)부터 차례로 5비트가 하이 레벨(1)이고 나머지는 로우 레벨(0)이면, 출력단(Vo)의 전류는 (-VR/R)*R+(-VR/2R)*R'+(-VR/4R)*R'+(-VR/8R)*R'+(-VR/16R)*R'=(16+8+4+2+1)(((-VR/R16)*R')=31(-VR/R)*R'이 된다.If 5 bits are the high level (1) and the others are the low level (0) in order from the most significant bit electronic switch (S n-1 ), the current at the output terminal (V o ) is (-V R / R) * R + ( -V R / 2R) * R '+ (-V R / 4R) * R' + (-V R / 8R) * R '+ (-V R / 16R) * R' = (16 + 8 + 4 + 2 + 1) (((-V R / R16) * R ') = 31 (-V R / R) * R'.
그러나 이와같은 종래의 D/A변환기에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional D / A converter has the following problems.
저항값이 2n배로 커지므로 비트 수가 많아질수록 디자인 및 정밀도(accuracy)에 문제가 있으며, 가장 작은 저항값이 너무 작으면 정밀도에 문제가 발생하고 가장 작은 저항값이 너무 크면 가장 큰 저항값이 너무 커져서 구현에 문제가 발생한다.Since the resistance value is 2 n grows twice the number of bits included increased quality and problems in design and precision (accuracy), the smallest resistance value is too small, a problem with the accuracy and the smallest resistance value is too large, the biggest resistance Too large, causing problems with implementation.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, CCD를 이용하여 D/A변환기를 형성하므로 구조를 단순화 시키는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has a purpose to simplify the structure since a D / A converter is formed using a CCD.
이와같은 목적을 달성하기 위한 본 발명의 CCD를 이용한 D/A변환기는 제1도전형 웰을 갖는 반도체 기판과, 상기 반도체 기판의 소정부위에 디지털 데이터의 비트 수에 상응한 갯수로 형성되는 고농도 제2 도전형 전하 소오스 영역(CSR1~CSRn)과, 디지털 신호의 해당 비트신호가 입력되어 전위를 변환시키도록 상기 각 전하 소오스 영역(CSR1~CSRn)일측에 형성되는 복수개의 베리어 게이트(BG1~BGn)와, 디지털 신호의 비트 자릿수에 상응하는 면적을 갖고 상기 각 베리어 게이트(BG1~BGn)의 다른 일측에 형성되는 폴리게이트(PG1~PGn)와, 상기 전 폴리게이트(PG1~PGn)의 일측에 공통으로 형성되는 출력 게이트(OG)와, 각 폴리게이트(PG1~PGn)에 차지된 전하를 한 곳으로 모아서 전체의 전하량을 세싱하기 위해 상기 출력 게이트(OG)일측에 형성되는 고농도 제2도전형 플로팅 디퓨션 영역(FD)과, 상기 플로팅 디퓨션 영역(FD)에서 센싱이 끝난 전하를 방전시키기 위해 상기 플로팅 디퓨션 영역(FD)의 일측에 형성되는 리세트 게이트(RG) 및 리세트 드레인 영역(RD)을 포함하여 구성됨에 그 특징이 있다.A D / A converter using a CCD of the present invention for achieving the above object is a semiconductor substrate having a first conductivity type well, and a high concentration agent formed in a number corresponding to the number of bits of digital data on a predetermined portion of the semiconductor substrate. A plurality of barrier gates BG1 to BGn formed at one side of each of the charge source regions CSR1 to CSRn so that the two-conducting charge source regions CSR1 to CSRn and the corresponding bit signals of the digital signals are inputted to convert the potentials. And a polygate PG1 to PGn formed on the other side of each of the barrier gates BG1 to BGn and having an area corresponding to the number of bits of the digital signal, and common to one side of all the polygates PG1 to PGn. The second conductive type floating is formed on one side of the output gate OG to collect the output gate OG and the charges occupied by each of the polygates PG1 to PGn in one place to process the entire charge amount. Diffusion A reset gate RG and a reset drain region RD formed at one side of the floating diffusion region FD to discharge a sensed charge in the region FD and the floating diffusion region FD. It is characterized by being configured to include.
상기와 같은 본 발명의 CCD를 이용한 D/A변환기를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the D / A converter using a CCD of the present invention as described above in more detail with reference to the accompanying drawings as follows.
제2도는 본 발명의 CCD를 이용한 D/A변환기 평면도이고, 제3도는 본 발명의 CCD를 이용한 D/A변환기 수직 구조도이다.2 is a plan view of the D / A converter using the CCD of the present invention, and FIG. 3 is a vertical structure diagram of the D / A converter using the CCD of the present invention.
본 발명의 CCD를 이용한 D/A변환기의 구성은 제2도 및 제3도와 같이 P형 웰을 갖는 반도체 기판의 소정 부위에 고농도 N형 불순물 영역으로 디지털 데이터의 비트 수에 상응한 갯수의 전하 소오스 영역(Charge Source Region)(CSR1~CSRn)이 형성되고, 각 전하 소오스 영역(CSR1~CSRn)일측에는 디지털 신호의 해당 비트신호가 입력되어 전위를 변화시키도록 베리어 게이트(BarrirGate)(BG1~BGn)가 형성되고, 상기 각 베리어 게이트(BG1~BGn)의 다른 일측에는 디지털 신호의 비트 자릿수에 상응하는 면적을 갖도록 폴리게이트(Poly Gate)(PG1~PGn)가 형성되고, 전 폴리게이트(PG1~PGn)의 일측에는 공통으로 출력 게이트(Output Gate)(OG)가 형성되고, 상기 출력 게이트(OG)일측에는 각 폴리게이트(PG1~PGn)에 차지된 전하를 한 곳으로 모아서 전체의 전하량을 세싱하기 위한 플로팅 디퓨션 영역(Floating Diffusion)영역(FD)이 형성되고, 상기 플로팅 디퓨션 영역(FD)의 일측에는 플로팅 디퓨션 영역(FD)에서 센싱이 끝난 전하를 방전시키기 위한 리세트 게이트(Reset Gate)(RG)와 리세트 드레인 영역(Reset Drain)(RD)영역이 형성된다.The structure of the D / A converter using the CCD of the present invention is a high-concentration N-type impurity region in a predetermined portion of a semiconductor substrate having a P-type well as shown in FIGS. 2 and 3, and a number of charge sources corresponding to the number of bits of digital data. A charge source region (CSR1 to CSRn) is formed, and a barrier gate (BG1 to BGn) is input to one side of each charge source region (CSR1 to CSRn) so that a corresponding bit signal of a digital signal is inputted to change the potential. Is formed, and on the other side of each of the barrier gates BG1 to BGn, poly gates PG1 to PGn are formed to have an area corresponding to the number of bits of the digital signal, and all the poly gates PG1 to PGn. Output gate (OG) is commonly formed on one side of), and on one side of the output gate (OG), the charges occupied by each of the polygates PG1 to PGn are collected in one place to set the total amount of charge. Floating Diffusion Area (Floating D an iffusion region FD, and a reset gate RG and a reset for discharging the sensed charge in the floating diffusion region FD on one side of the floating diffusion region FD. A drain region RD region is formed.
여기서, 폴리 게이트(PG1~PGn)는 비트의 자릿 수에 따라 크기가 다르다. 즉, n비트의 변환기일 경우 최하위 비트의 폴리게이트(PG1)는 20의 면적을 갖고 최상위 비트의 폴리게이트(PGn)는 2n-1의 면적을 갖는다. 제2도에는 4비트의 D/A변환기를 나타내었다.Here, the poly gates PG1 to PGn vary in size depending on the number of digits of the bit. That is, when the n-bit converter poly gate (PG1) of the least significant bit has a surface area of 20 poly gate (PGn) of the most significant bit has a surface area of 2 n-1. 2 shows a 4-bit D / A converter.
이와같이 구성되는 본 발명의 CCD를 이용한 D/A변환기의 동작은 다음과 같다.The operation of the D / A converter using the CCD of the present invention configured as described above is as follows.
입력되는 디지털 신호가 4비트이고 그 데이터 값이 1010이라고 가정하여 설명하면, 제1, 제3의 베리어 게이트(BG1,BG3)에는 1의 신호가 인가되고, 제2, 제4 베리어 게이트(BG2,BG4)에는 0의 신호가 인가된다. 따라서 1의 신호가 인가되는 제1, 제3 베리어 게이트(BG1,BG3)의 채널영역 전위가 낮아져서 각 전하 소오스 영역(CSR1,CSR3)에 있는 전하가 폴리 게이트(PG1,PG3)의 전위 포켓(Potential Pocket)에 유입되고, 0의 신호가 인가되는 제2, 제4 베리어 게이트(BG2,BG4)의 채널영역 전위는 낮아지지 않으므로 각 전하 소오스 영역(CSR2,CSR4)에 있는 전하가 폴리게이트(PG2,PG4)의 전위 포켓으로 이동되지 않는다.Assuming that the input digital signal is 4 bits and its data value is 1010, a signal of 1 is applied to the first and third barrier gates BG1 and BG3, and the second and fourth barrier gates BG2, A signal of 0 is applied to BG4). Accordingly, the channel region potentials of the first and third barrier gates BG1 and BG3 to which the signal of 1 is applied are lowered so that the charges in the respective charge source regions CSR1 and CSR3 become potential pockets of the poly gates PG1 and PG3. Since the channel region potentials of the second and fourth barrier gates BG2 and BG4 that are introduced into the pocket and to which a signal of zero is applied are not lowered, the charges in the respective charge source regions CSR2 and CSR4 are reduced to the polygates PG2, It is not moved to the potential pocket of PG4).
여기서 1의 신호가 인가되어 전하가 폴리 게이트의 전위 포켓에 유입되더라도 폴리 게이트의 면적이 서로 다르기 때문에 유입되는 전하량도 다르다.Here, even if a signal of 1 is applied and charge flows into the potential pocket of the poly gate, the area of the poly gate is different, and thus the amount of incoming charge is also different.
즉, 제1폴리 게이트(PG1)의 저위 포켓에 유입되는 전하량이 8이고, 제3 폴리게이트(PG3)의 전위 포켓에 유입되는 전하량은 2가 된다.That is, the amount of charge flowing into the lower pocket of the first poly gate PG1 is eight, and the amount of charge flowing into the potential pocket of the third poly gate PG3 is two.
이와같이 각 비트에 인가되는 데이터 값에 따라 전하의 이동이 완료되면 출력 게이트에 하이 펄스가 인가되어 폴리 게이트 전위 포켓에 있는 전하가 플로팅 디퓨션 영역(FD)으로 이동되도록 한다.As such, when the movement of the charge is completed according to the data value applied to each bit, a high pulse is applied to the output gate so that the charge in the poly gate potential pocket is moved to the floating diffusion region FD.
플로팅 디퓨션 영역(FD)에서는 이동된 전하량을 센싱하여 아날로그 신호로 출력하고 센싱이 완료된 플로팅 디퓨션 영역(FD)의 전하는 리세트 게이트(RG)에 하이신호가 인가될 때 리세트 드레인(RD)으로 이동되어 방전된다.In the floating diffusion region FD, the shifted charge amount is sensed and output as an analog signal, and the charge of the floating diffusion region FD in which the sensing is completed is applied when the high signal is applied to the reset gate RG. Moved to and discharged.
여기서, 플로팅 디퓨션 영역(FD)에 유입된 총 전하량은 8+2=10이다.Here, the total amount of charges introduced into the floating diffusion region FD is 8 + 2 = 10.
결국, 4비트의 디지털 신호 1010은 아날로그 신호 10으로 변환되어 출력된다.As a result, the 4-bit digital signal 1010 is converted into an analog signal 10 and output.
이와같은 동작이 반복되어 디지털 신호를 아날로그 신호로 변환시킨다.This operation is repeated to convert the digital signal into an analog signal.
한편, 제4도는 본 발명에 따른 15비트의 D/A변환기 구성도이고, 제5도는 제4도의 A부분 평면 구조도이며, 제6도는 제5도의 B-B'선상 단면 구조도이다.4 is a configuration diagram of a 15-bit D / A converter according to the present invention, FIG. 5 is a plan view of part A of FIG. 4, and FIG. 6 is a cross-sectional view taken along line B-B 'of FIG.
15비트의 D/A변환기를 구성함에 있어 상기 제2도에서 설명한 전하 소오스 영역(CSR)과 베리어 게이트(BG1~BGn) 및 폴리게이트(PG1~PGn)를 15개씩 연속적으로 형성하는 것이 아니고 3개 내지 4개 형성하여 이들을 회로적으로 조합시켜 15비트의 D/A변환기를 형성하는 방법이다.In constructing a 15-bit D / A converter, three charge source regions CSR, barrier gates BG1 to BGn, and polygates PG1 to PGn described in FIG. Four to four D / A converters are formed by combining them in a circuit.
즉, 디지털 신호의 입력 레벨에 따라 A,B,C,D그룹으로 나누고 각 그룹에서 폴리 게이트는 제2도와 마찬가지의 크기를 갖는다.That is, according to the input level of the digital signal, it is divided into A, B, C, and D groups, and in each group, the poly gate has the same size as that of FIG.
그리고 각 그룹에서 출력되는 신호를 서로 다른 기준값에 의해 증폭되어 출력되고 각 그룹에서 출력된 값은 합하여져 전압/전류 변환기에 의해 전류신호로 변환된 아날로그 값이 출력된다.The signals output from each group are amplified by different reference values, and the values output from each group are summed to output an analog value converted by the voltage / current converter into a current signal.
제4도 내지 제6도는 각 그룹의 기준 전압을 12V,13V,14V,15V로 하였다.4 to 6, reference voltages of the groups are set to 12V, 13V, 14V, and 15V.
이상에서 설명한 바와같은 본 발명의 CD를 이용한 D/A변환기에 있어서는 다음과 같은 효과가 있다.As described above, the D / A converter using the CD of the present invention has the following effects.
본 발명은 CCD를 이용하기 때문에 종래의 D/A변환기에 비하여 구조가 간단하고 사이즈가 적으며 동작이 단순하여 단가가 저렴할 뿐만아니라, 성능이 유리하다.Since the present invention uses a CCD, the structure is simpler, smaller in size, and simpler in operation than the conventional D / A converter.
또한 비트 수를 증가시킬 수 있으므로 경제적이다.It is also economical because the number of bits can be increased.
Claims (3)
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| KR1019950011507A KR0144168B1 (en) | 1995-05-10 | 1995-05-10 | D/a converter using ccd |
Applications Claiming Priority (1)
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| KR1019950011507A KR0144168B1 (en) | 1995-05-10 | 1995-05-10 | D/a converter using ccd |
Publications (2)
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| KR0144168B1 true KR0144168B1 (en) | 1998-08-17 |
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Family Applications (1)
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1995
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| Publication number | Publication date |
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| KR960043508A (en) | 1996-12-23 |
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