KR0143247B1

KR0143247B1 - 실시간 디지탈 수신집속 방법 및 장치

Info

Publication number: KR0143247B1
Application number: KR1019950002084A
Authority: KR
Inventors: 배무호; 전기; 박송배
Original assignee: 이민화; 주식회사메디슨
Priority date: 1995-02-06
Filing date: 1995-02-06
Publication date: 1998-08-17
Also published as: EP0754011A1; JPH09506817A; EP0754011B1; DE69625412T2; DE69625412D1; KR960032021A; US5669384A; WO1996024288A1; JP2875633B2

Abstract

본 발명의 장치는 배열형변환기의 중심, 해당 변환소자, 주사선에 대한 정보를 이용하여 집속지연시간을 계산한다. 각 변환소자에 대한 집속지연 시간은 각 변환소자별로 계산된다. 집속지연시간의 실시간계산을 위해 병렬형태로 배치된 다수의 계수발생부로부터 출력하는 제 1계수신호들은 제 1멀티플렉서로 입력한다. 제 1멀티플렉서는 현재의 결정변수신호에 대응하는 선택제어신호에 따라 제 1계수신호들중의 하나를 선택 출력한다. 결정 변수발생부로부터 출력되는 현재의 집속점에 대한 결정변수신호는 다음의 집속점을 위한 결정변수신호발생에 이용된다. 샘플링클럭발생부는 다음의 집속점을 위한 정수집속지연시간을 계산하고 계산에 의해 얻어지는 정수집속지연시간을 샘플링간격으로 하는 샘플링클럭을 발생한다. 따라서, 간단한 하드웨어를 이용하여 설계가능하며 실시간집속이 가능하다. 그리고, 본 발명의 장치는 배열형변환기를 이용한 초음파수신집속 뿐만 아니라 배열형변환기를 이용한 빔집 속의 경우에도 적용가능하다.

Description

실시간 디지탈 수신집속 방법 및 장치

제 1도는 위상배열(phased array)의 집속지연을 결정하기 위한 기하학적 개념도,

제 2도는 제안된 알고리즘을 설명하기 위한 개념도,

제 3도는 알고리즘1을 구현한 장치의 블록도,

제 4도는 본 발명의 다른 일 실시예에 따른 알고리즘2를 구현한 장치의 블록도,

제 5도는 본 발명의 또 다른 일 실시예에 따른 알고리즘2를 구현한 장치의 블록도,

제 6도는 (a) 및 (b)는 세개의 샘플링주기를 발생하는 새로운 집속지연계산 알고리즘을 설명하기 위한 개념도,

제 7도는 알고리즘 5를 구현한 장치의 블록도.

*도면의 주요부분에 대한 부호의 설명

1:배열형변환기 1A:변환소자

10,21,60,70,80:계수발생부 13,16,24,27,43,48,64,74,78,88:멀티플렉서

90:결정변수발생부 93:비교기준값발생부

110:비교기 120:선택제어부

100,200,300,400:샘플링클럭발생부

본 발명은 대상체로부터 반사되어 수신되는 신호를 집속하기 위한 방법 및 장치에 관한 것으로서, 특히 배열형변환기(array transducer)를 사용하는 초음파영상기기나 빔집속시스템에서 디지탈 수신 집속을 실시간 처리하기 위한 방법 및 그 장치에 관한 것이다.

현대의학에 있어서 초음파진단은 매우 발전하여 보편적·필수적 진단기술이 되었다. 이러한 초음파진단기는 그것을 설계 및 실현하는 공학적 기술의 발달에 힘입어 디지탈화 및 IC화되어 소형, 경량화, 고성능화되고 있다. 그리고, 초음파진단기의 성능 가운데 중요한 요소인 측면해상도(lasteral resolution)를 향상시키기 위하여 배열형 변환기에 의하여 송수신파을 집속시키는 방법이 널리 사용되고 있다. 특히, 수신파의 집속에 사용되는 수신집속부는 매우 복잡하게 구성되어지고, 그것의 성능개선을 위한 많은 연구가 진해되어왔다. 이러한 연구는 다음의 참증문헌들에서 보여진다: [1] J. E. Powers, D. J. Phillips, M. A. Brandestini, and R. A. Sigelmann, Ultrasound Phased Array Delay Lines Based on Quadarature Sampling Techniques, IEEE Trans. Son. Ultason., vol. SU-27, no. 6. pp.287-294, 1980; [2] P. A. Maginin, O. T. Von Ramm, and F. L. Thurston, Delay Quantization Error in Phased Array Images, IEEE Trans. Son. Ultason., vol. SU-28, no. 5. pp.305-310, 1981; [3] O. T. Von Ramm and S. W. Smith, Beam, Steering with Linesr Arrays, IEEE Trans. Son. Biomed. Eng., vol. BME-30, no. 8. pp.438-452, 1983; [4] G. Manes, P. Tortoli,F. Andreuccetti, G.Avitabile, and C. Atzeni, Synchronous Dynamic Focusing for Ultrasound Imaging, IEEE Trans. UFFC, vol. 35, no. 1. pp14-21, 1988. 그리고, 수신집속부의 소형경량화, 고성능화를 위해서는 반드시 IC화 되어야 하고, 이 부분의 디지탈화를 위한 연구는 다음의 참증문허들에서 보여진다: [5] J. H. Kim, T. K. Song, S. B. Park, Pipelined Sampled-Delay Focusing in Ultrasound Imaging Systems, Ultrason. Imag., vol. 9. pp. 75-91, 1987; [6] T. K. Song, and S. B. Park, A new Digital Phased Array System for Dynamic Focusing and Steering with Reduced Sampling Rate, Ultrason. Imag., vol. 12. pp. 1-16, 1990

디지탈 수신집속부의 중요부분은 위의 참증[6]에서 제시된 바와 같이 디지탈 지연소자, 디지탈가산기(digital full-adder), 샘플링클럭발생기 등이다. 이 가운데 샘플링클럭발생기는 대용량 고속의 룩-업메모리로 구성되는 것이 일반적이므로, 이들 세 부분이 일반적인 크기의 특용집적회로(ASIC) 하나에 동시에 구성되기에는 많은 어려움이 있었다.

본 발명의 목적은, 상술의 문제점을 해결하기 위하여, 샘플링 클럭 발생기로 룩업메모리를 이용하지 않고 간단한 하드웨어를 통하여 실시간에 충분한 정밀도로 집속지연을 계산할 수 있는 새로운 방법을 제공함에 있다.

본 발명의 다른 목적은, 위의 방법을 구현한 레지스터,가산기, 비교기, 멀티플렉서로 이루어진 장치를 제공함에 있다. 상술한 본 발명의 목적을 달성하기 위한 실시간 디지탈 수신집속방법은 다수의 변화소자들을 구비한 배열형변환기를 통하여 수신되며 대상체에 대한 영상정보를 갖는 신호를 샘플링하여 디지탈수신집속하기 위한 방법에 있어서, 집속점이 변경될 때의 집속기준거리에 대한 집속지연거리의 변화율이 기설정된 범위내에 있도록 하는 정수집속기준거리와 정수집속지연거리를 각 변환소자에 대하여 설정하는 제 1단계; 제 1집속점에 대한 결정변수의 크기에 따라 제 2집속점에 대한 정수집속기준거리와 정수집속지연거리, 및 상기 결정변수를 계산하기 위한 계수들을 갱신하는 제 2단계; 및 변환소자들로 입력하는 상기 영상정보를 갖는 신호를 상기 제 2집속점에 집속하기 위한 샘플링클럭을 상기 갱신된 정수집속지연거리에 대응하는 샘플링간격으로 발생하는 제 3단계를 포함를 포함한다.

상술한 본 발명의 다른 목적을 달성하기 위한 실시간 디지탈 수시집속장치는 다수의 변환소자들을 구비한 배열형변환기를 통하여 수신되며 대상체에 대한 영상정보를 갖는 신호를 샘플링하여 디지탈 수신집속하기 위한 장치에 있어서, 결정변수신호의 발생에 이용되는 정수형태의 제 1계수신호들을 발생하는수단; 상기 계수신호발생수단에서 발생되는 상기 제 1계수신호들을 입력받아 상기결정변수신호를 발생하는 수단; 및 상기 결정변수신호를 공급받아 결정변수신호의 크기에 따라 정수집속지연거리를 계산하고 정수집속지연거리에 대응하는 샘플링간격으로 샘플링클럭을 발생하는 샘플링클럭발생수단을 포함한다.

이하, 본 발명의 초음파영상의 실시간 집속방법 및 장치를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명의 실시간 디지탈 수신집속 방법은 참증[7]J. R. Van Aken, An Efficient Ellips-Drawing Algorithm, IEEE J. of Computer Graphics amd Application, vol. 4. no. 9, pp.24-35, 1984에 실려있는 중간점 알고리즘(midpoint algorithm)을 근거로 하여 개발되었다.

제 1도는 위상배열(phased arrat)의 지속지연을 결정하기 위한 기하학적 개념고를 보여준다. 배열형변화기(1)는 1차원 선형배열을 갖는다. 각 변환소자(array element)들(1A)는 횡축을 따라 일정간격으로 배열되어있다. 배열변화기(1)의 중심은 원점 O에 위치한다. 기호 x는 변환소자의 중심의 횡축좌표이고, θ는 선형배열의 경우 일반적으로 0인 조종각(steering angle), r은 중심변환소자와 집속점(focal point) P간의 거리인 집속기준거리, l은 실수집속지연거리이다. 초음파가 진행하는 매질이 균일성(homogeneity)을 갖는 비감쇄매질인 경우, 제 1도를 예를 들면, 변환소자의 집속지연시간은 다음의 식(1)로 표시되는 거리 l을 초음파가 진행하는 시간으로 표시된다.

위 식(1)에서 α=2xsinθ, β=x²이다. 식(1)의 r은 주사선(제 1도의 직선 OP)에 따라 가변되고, θ는 주사선에 대해 불변이다. 그리고, x는 주어진 변환소자에 대하여 일정한 상수값을 갖는다. 따라서, 주어지는 r에 따라 위의 식(1)을 만족하는 실수 l을 구할 수 있으면, 집속지연시간이 계산되어 샘플링클럭을 발생할 수 있다. 그러나, 현실적으로는 식(1)을 사용한 집속지연시간의 계산은 곱셈과 평방근의 계산에 소요되는 시간 때문에 실시간으로 처리되지 않는다.

그러므로, 본 발명에서는 참증[7]의 중간점 알고리즘을 응용하며 정수덧셈만은 사용하여 집속지연시간을 계산할 수 있는 알고리즘을 제안하였다. 먼저, 위의 식(1)에서 r을 이항하여 양변을 제곱한 결과로부터 다음의 식(2)로 표시되는 함수 f(r, l)을 얻는다.

본 발명은 식(1)에서 유도된 식(2)가 r, l에 관한 2차식이라는 사실에 착안하여 컴퓨터 그래픽에서 사용되는 알고리즘을 적용하여 r에 따른 l의 근사값을 신속하게 계산하는 알고리즘을 제안한다. 이하 우리는 특히 중간점 알고리즘(midpoint algirithm)에 기초를 두고 초점거리 r이 이산적(discrete)으로 일정간격으로 증가할 때 식(2)를 만족하는 실수 l에 가장 가까운 정수 i를 찾는 몇가지 알고리즘을 제안한다. 그런데, 실수 l은 위의 식(1)을 만족하지 않을 수 있다. 따라서, 제안된 알고리즘의 초기조건으로 식(1)을 만족하는 r과 l을 설정한다. 함수(f(r, l)은 항상 다음의 조건 1) 및 2)를 만족하여야 한다.

조건1) 식(2)의 모든 계수 및 r은 정수이다.

조건2) r과 l은 다음의 식(3)을 만족한다.

위의 조건1)은, 조종각(θ)이 0이라면, 샘플링클럭의 중심주파수를 조정하여 각 변환소자의 중심이 정수의 좌표값을 갖도록함으로써 만족된다. 그러나, 조건1)이 샘플링클럭의 중심주파수의 조정에 의하여 만족되지 않는 경우 계수들의 값이 약간 절사(truncation)된다. 이런 경우에 발생하는 계수값의 오차는, 나중의 설명에서 알 수 있는 바와 같이, 계수의 결정에 미치는 영향을 무시할 수 있을 정도로 미미하다. 조건2)는 상술의 제 1도에서 보인 바와 같이 집속점(P)과 변환소자(1A) 및 조종각(θ)이 기하학적 관계가 적절할 때 만족된다.

제 2도는 제안된 알고리즘을 설명하기 위한 개념도이다. 제 2도에 표시된 4개의 원은 각각 집속기준거리(r)와 정수집속지연거리(i)의 관계를 나타낸다. 아래에서 설명하는 알고리즘에 의해 선택되는 원은 집속점에대한 집속기준거리(r)와 정수집속지연거리(i)를 갖게 된다. 이 정수집속지연거리(i)는 특정 집속점에 대한 샘플링클럭의 발생에 이용된다. 초음파영상시스템에서 각 집속점에 대한 집속지연시간을 계산하기 위해 제안된 알고리즘을 설명하면 다음과 같다. 먼저, n번째 집속기준거리 r_n에 의해 식(1)로부터 얻어지는 실수집속지연거리(l_n)에 가장 가까운 정수를 정수집속지연거리(i_n)라 할 때, r_n+1=r_n+1을 만족하는 r_n과 i_n이 초기조건으로 주어지면, 조건2)에 의해 i_n+1=i_n또는 i_n+1=i_n-1이 가능하다. 따라서, n+1번째의 집속점에 대한 정수집속지연거리(i_n+1)는 다음의 식(4)에 의해 정의되는 제 1결정변수(decision variable)(d_n)에 의하여 i_n또는 in-1중의 하나로 결정된다.

식(4)의 제 1결정변수(d_n)는 r_n+1에 대하여 가능한 두 점(r_n+1, i_n) 및 (r_n+1, i_n-1)의 중간점에서의 식(2)의 결과값을 정수로 나타내기 위하여 식(2)를 4배한 것이다. 제 2도에 나타낸 바와 같이, 제 1결정변수(d_n)가 0보다 큰 경우, i_n+1는 i_n보다 i_n-1에 더 가까이 위치하므로, 정수집속지연거리(i_n+1)는 i_n-1로 갱신된다. 그 반대의 경우, i_n+1는 i_n로 갱신된다. 만일 d_n=0인 경우에는 i_n+1에서 i_n나 i_n-1까지의 거리가 동일하므로 i_n+1는 둘중의 어느것이나 가능하다. 이와 같은 방법으로 정수집속지연거리(i_n)는 점차적으로 증가되는 집속기준거리(r_n)로부터 계산할 수 있다. 그러나, 식(4)를 이용한 정수집속지연거리(i_n)의 계산은, 식(1)을 이용할 때 보다는 다소 효율적이나 여전히 곱셈연산 등을 포함하고 있으므로, 많은 계산시간 및 계산량이 요구된다. 따라서, 정수집속지연거리(i_n)를 식(4)로 통해 직접 계산하지 않기 위하여, 제 1결정변수(d_n)은 초기값 d₀이 주어진 경우 다음의 식(5a) 및 (5b)에 의해 변형된다.

그러므로, 초기값 r₀, i₀, d₀가 주어진 경우 n=1, 2, 3, …의 r_n에 대응하는 정수집속지연거리(i_n)는 위의 식(5a) 및 (5b)를 이용하여 계산된다. 이상에서 설명된 본 발명에 의해 제안된 알고리즘의 기본형태는 다음과 같이 표시된다.

알고리즘 1:제안된 알고리즘의 기본형태

제 3도는 알고리즘1을 구현한 장치의 블록도이다. 제 3도에서, 계수발생부는 알고리즘1에서 보인 계수 C1을 저장하는 레지스터(11)와, 계수 C2를 저장하는 레지스터(12), 및 레지스터들(11, 12)로부터 출력되는 신호를 선택출력하기 위한 멀티플렉서(13)를 구비한다. 정수집속지연거리의 초기값(i₀)를 다운카운팅하는 다운카운터(14)와 집속기준거리의 초기값(r₀)를 매 샘플링클럭 발생때 마다 업카운팅하는 업카운터(15)는 각각의 신호출력단이 멀티플렉서(16)의 신호입력단에 연결된다. 곱셈기(17)는 레지스터(20)로부터 출력되는 시호에 따라 멀티플렉서(16)의 출력신호 8 또는 -8을 곱하여 출력한다. 가산기(!8)는 멀티플렉서(16)의 출력신호에 8/-8을 곱한 신호와 멀티플렉서(13)의 출력신호를 가산한다. 가산기(19)는 가산기(18)의 출력신호와 레지스터(20)의 출력신호를 가산하여 레지스터(20)로 인가한다. 레지스터(20)는 제 1결정변수의 초기값(d₀)을 저장하고, 그 신호출력 단이 샘플링클럭발생부(100)에 연결된다. 샘플링클럭발생부(100)는 최초의 집속점에 대한 초기값(r₀, i₀)을 저장한다. 그리고, 샘플링클럭발생부(100)는 초기값(r₀, i₀)을 레지스터(20)으로부터 출력되는 제 1결정변수데이터(d_n)에 따라 갱신하고, 갱신되는 정수집속지연거리에 따라 샘플링클럭을 발생한다.

제 3도의 장치가 동작을 시작하면, 샘플링클럭발생부(100)는 저장하고 있던 초기값(r₀, i₀)을 이용하여 샘플링클럭을 발생한다. 즉, 집속기준거리가 r0인 집속점에 대하여 정수집속지연거리 i₀만큼 지연된 샘플링클럭을 발생한다. 그리고, 레지스터(20)는 저장하고 있든 초기값(d₀)을 샘플링클럭발생부(100)로 출력한다. 레지스터(20)로부터 출력되는 데이터(d₀)의 부호비트인 MSB(most significant bit)는 초기값(d₀)이 0보다 큰지에 대한 정보를 나타낸다. 레지스터(20)로부터 출력되는 데이터(d0)의 부호비트인 MSB의 값이 로우레벨인 경우, 계수발생부(10)의 멀티플렉서(13)는 레지스터(12)로부터의 계수값(C2)를 출력한다. 이때, 다운카운터(14)는 인에이블단()으로 인가되는 MSB에 따라 초기값(i₀)을 출력하고, 다운카운팅하여 얻어진 i₀-1을 저장한다. 업카운터(15)는 초기값(r₀)을 출력한 다음 업카운팅하여 얻어진 r₀+1을 저장한다. 멀티플렉서(16)는 MSB데이터에 따라 다운카운터(14)에서 출력되는 데이터(i₀)를 곱셈기(17)로 출력한다. 곱셈기(17)는 레지스터(20)로부터 인가되는 MSB데이터에 따라 멀티플렉서(16)로부터 출력되는 데이터에 8 또는 -8을 곱하여 출력시킨다. 즉, 곱셈기(17)는 MSB데이터가 하이레벨이면 8을 곱하여 출력하고, MSB데이터가 로우레벨이면 -8을 곱하여 출력한다. 가산기(18)는 계수발생부(18)의 출력데이터 -8×r+C2가 된다. 가산기(19)는 레지스터(20)에 저장된 데이터(d0)와 가산기(19)의 출력데이터를 가산시킨다. 그 결과, 레지스터(20)에는 d-8×r+C2를 저장한다. 샘플링클럭발생부(100)는 레지스터(20)에 저장된 데이터를 인가받아 0보다 큰지를 비교한다. 샘플링클럭발생부(100)는 그 데이터가 0보다 크면 저장하고 있던 정수 정수집속지연거리를 i₀에서 i₀-1로 갱신하고, 정수집속지연거리(i₀-1)에 대응하는 시간만큼 지연된 샘플링클럭을 발생한다. 그리고, 레지스터(20)에 저장된 데이터가 0이하이면, 저장하고 있던 정수집속지연거리 i₀를 그대로 저장하고, 정수집속지연거리(i₀)에 대응하는 시간이 지연된 샘플링클럭을 발생한다. 이와 같은 정수집속지연거리의 집속기준거리(r_n)의 각 n에 대하여 계산된다.

한편, 단위거리를 인접한 두 집속점간의 거리로 정의하면, 알고리즘1을 구현한 시스템은 r이 단위거리를 증가할 때마다 한 번씩 d를 갱신하여야 한다. 그런데, 샘플링클럭의 중심주파수의 주기를 T라 하면, 단위거리만큼의 r의 증가에 대응하는 시간은 초음파가 변환소자로부터 지속점까지를 왕복하므로 2T가 된다. 따라서, T=20ns의 경우를 에를들면, 매 40ns마다 d를 갱신하여야 하므로 저속계산을 위해 설계된 시스템은 하드웨어적인 부담이 있다. 그러므로, r=n(n=0,1,2,…)에 대해 모두 i를 계산하는 대신에 r=Kn(K, n은 자연수)에 대해서만 i를 구할 수 있는 경우, 계산량은 1/K로 줄게된다. 그러나, 이 때는 상술한 식(3)으로 표시되는 조건2)를 다음의 식(6)과 같이 변형하여야 한다.

실제 시스템에서 배열형변화기의 개공(aperture)을 r에 따라 적절히 가변할 수 있으면, 더욱 큰 K에 대해서도 식(6)을 만족시킬 수 있다. 이러한 경우, 제안된 알고리즘은 r을 Kr로 대체하므로써 간단히 표현되고, 제안된 알고리즘내에서는 식(2), (4), (5a), (5b)가 다음과 같이 바뀐다.

따라서, 상술한 알고리즘은 다음의 알고리즘2로 일반화된다.

알고리즘 2:계산량이 감소된 형태

제 4도는 본 발명의 다른 일 실시예에 따른 알고리즘2를 구현한 장치의 블록도이다. 제 4도에서, 계수발생부(21)는 알고리즘2에서 보인 계수 C1을 저장하는 레지스터(22)와, 계수C2를 저장하는 레지스터(23), 및 레지수터들(22,23)로부터 출력되는 신호를 선택출력하기 위한 멀티플렉서(24)를 구비한다. 멀티플렉서(24)는 레지스터(34)로부터 출력되는 데이터의 MSB에 따라 계수 C1 또는 C2를 출력한다. 다운카운터(25)는 레지스터(34)의 출력데이터의 MSB에 의해 인에이블되며, 정수집속지연거리의 초기값(i₀)를 다운카운팅한다. 업카운터(26)는 레지스터(34)로부터 데이터가 출력될 때 마다 집속기준거리의 초기값(r₀)를 업카운팅한다. 곱셈기(28)는 다운카운터(25)로부터 인가되는 데이터에 8K를 곱하여 8×K×i를 출력한다. 여기서, 계산량결정인자 K는 시스템 설계자에 의해 임의로 결정가능하다. 가산기(31)는 -8×K×i를 가산한다. 멀티플렉서(27)는 레지스터(34)의 출력데이터에 따라 가산기(28)의 출력데이터(8×K×i)와 가산기(31)의 출력데이터(8×K×i-8×i-8×K×r)중의 하나를 선택하여 출력한다. 가산기(32)는 멀티플렉서들(24 및 27)의 출력데이터를 가산하여 출력한다. 그리고, 가산기(33)는 레지스터(34)에 저장된 이전단계의 제 1결정변수데이터와 가산기(32)로부터 인가되는 데이터를 가산한다.

제 4도의 장치의 신호처리과정을 살표보면, 레지스터(34)로부터 출력되는 제 1결정변수데이터가 0보다 적은 경우, 샘플링클럭발생부(200)는 저장하고 있던 정수집속지연거리를 이용하여 집속지연시간을 계산하고, 집속지연시간에 따라 지연되는 샘플링클럭을 발생한다. 한편, 멀티플렉서(24)는 레지스터(34)로부터의 선택제어신호인 MSB에 의해서 계수(C1)을 가산기(32)로 출력시킨다. 멀티플렉서(27)는 레지스터(34)로부터 출력되는 MSB정보에 따라 선택되는 곱셈기(28)의 발생데이터 (8×K×i)를 가산기(32)로 출력한다. 가산기(32)는 계수(C1)과 데이터(8×K×i)를 가산하여 가산기(33)로 출력한다. 가산기(33)는 레지스터(34)에 저장된 이전단계의 제1결정변수데이터와 가산기(32)로부터 출력되는 데이터를 가산하여 새로운 제 1결정변수데이터를 발생한다. 레지스터(34)는 가산기(33)로부터 공급되는 제 1결정변수데이터를 저장한다. 레지스터(34)에 저장되는 제 1결정변수데이터는 다음 단계의 제 1결정변수데이터의 결정에 이용되며, 샘플링클럭발생부(200)의 샘플링클럭발생에 이용된다.

알고리즘 2를 구현한 제 4도의 장치는 덧셈에 있어서 더하여야 할 항이 둘보다 많으므로 고속연산이 필요한 경우 불리하다. 이러한 경우, 위의 식(9a), (9b)는 병렬연산을 위하여 다음과 같이 변경될 수 있다.

이때, An과 Bn은 다음과 같다.

이러한 변형에 의해 A_n+1과 B_n+1은 매번 식(11a), (11b)를 통하여 계산되는 대신에 다음의 식(12a), (12b), (12c), 및 (12d)에 의해 계산된다.

따라서, 초기값으로 A₀와 B₀가 더 추가되면, A_n, B_n, d_n, r_n, 및 i_n은 n=0, 1, 2, …순으로 차례로 모두 구할 수 있다. 알고리즘2의 병렬연산을 위한 형태를 다음의 알고리즘 3에 나타내었다.

알고리즘 3;알고리즘2의 병렬화된 형태

제 5도는 본 발명의 또 다른 일 실시예에 따른 알고리즘 3을 구현한 장치의 블록도이다. 제 5도에서, 알고리즘3의 계수 C1을 저장하는 레지스터(41)와 계수 C2를 저장하는 레지스터(42)는 각각의 출력신호를 멀티플렉서(43)로 공급한다. 멀티플렉서(43)는 선택제어신호 즉, 레지스터(50)로부터 출력되는 데이터의 MSB에 따라 레지스터들(41, 42)의 출력신호들 중의 하나를 선택하여 출력한다. 가산기(44)는 레지스터(41)로부터 인가되는 데이터(C1)와 레지스터(46)로부터 인가되는 데이터(A)를 가산하여 레지스터(46)로 출력한다. 레지스터(46)는 레지스터(50)로부터 출력되는 선택제어신호에 따라 동작된다. 가산기(45)는 레지스터(47)로부터 인가되는 데이터(B)와 멀티플렉서(43)로부터 인가되는 데이터(C1 또는 C2)를 가산하여 레지스터(47)로 출력한다. 멀티플렉서(48)는 레지스터(46)의 출력데이터(A)와 레지스터(47)의 출력데이터(B)를 인가받아 레지스터(50)으로부터 출력되는 선택제어신호에 따라 선택하여 출력한다. 가산기(49)는 레지스터(50)의 출력데이터(D)와 멀티플렉서(48)의 출력데이터를 가산하여 출력한다. 샘플링클럭발생부(300)는 레지스터(50)로부터 인가되는 제 1결정변수데이터(D)를 이용하여 정수집속지연거리(i)를 갱신한다. 그리고, 샘플링클럭발생부(300)는 정수집속지연거리를 이용하여 집속지연시간을 계산하고, 집속지연신간에 따라 지연된 샘플링클럭을 발생한다.

제 5도의 장치의 신호처리과정을 살펴보면, 레지스터(50)로 부터 출력되는 제 1결정변수데이터(D)가 0보다 큰 경우를 설명하면 다음과 같다. 멀티플렉서(43)는 레지스터(50)로부터 발생되는 선택제어신호에 따라 계수(C2)를 출력한다. 그리고, 멀티플렉서(48)는 레지스터(47)의 출력데이터(B)를 가산기(49)로 출력하므로, 가산기(49)는 레지스터(50)의 제 1결정변수데이터(D)와 멀티플렉서(48)의 출력데이터(B)를 가산시킨다. 따라서, 레지스터(50)는 가산기(49)의 출력데이터(D+B)를 저장하기 된다. 알고리즘3을 구현한 제 5도의 장치는, 모든 덧셈연산이 두 개의 항을 더하는 것만으로 이루어지고 각 변수들이 병렬연산에 의하여 독립적으로 갱신되기 때문에, 고속연산에 유리하다.

알고리즘3은 고속 하드웨어로 구현할 수 있으나, 양자화된 지연시간(T_Δ)을 갖는 단지 두개의 샘플링주기 KT_Δ와 (K-1)T_Δ만을 발생하기 때문에 제한이 있다. 예컨대, 배열형변환기의 개공을 매우 크게 사용하거나 K값이 매우 큰 경우, 식(6)을 만족할 수 없으므로 두 개의 샘플링주기로는 정확한 샘플링을 할 수 없다. 이러한 경우의 일례로는 참증[6]의 대역폭샘플링 등을 들 수 있다. 이 때에는 KT_Δ, (K-1)T_Δ, (K-2)T_Δ의 세개의 샘플링주기를 계산할 수 있으면 식(6)의 조건이 크게 완화된다. 다음에는 이러한 세개의 샘플링주기를 얻기 위한 알고리즘을 제안한다.

제 6도 (a) 및 (b)는 세 개의 새플링주기를 발생하는 집속지연계산 알고리즘에 관련된다. 제 6도(a) 또는 (b)에서, 각 점은 제 2도의 경우와 마찬가지로 화면상에 표시할려는 영상정보를 얻기 위한 위치를 나타낸다. 위의 알고리즘1~3은 중간점알고리즘을 비교적 직접적으로 응용한 반면, 이 알고리즘은 세개의 샘플링주기들을 얻기 위하여 알고리즘1∼3으로부터 더욱 확장되었다. 세 개의 샘플링주기 KT_Δ, (K-1)T_Δ, 및 (K-2)T_Δ를 얻기 위하여, f(r, l)=0에 가장 인접한 위치(r, l)는 d_n의 부호와 그 값을 고려하여 세점(r_n+1, i_n), (r_n+1, i_n-1), 또는 (r_n+1, i_n-2)중의 하나로 결정된다. (r_n+1, i_n)와 (r_n+1, i_n-1)는 알고리즘1∼3에서 사용된 점들과 동일하다. 그리고, (r_n+1, i_n-2)는 세 개의 샘플링주기를 얻기 위하여 새로이 추가된다. 초기점(r₀, i₀)이 된다. 반면에, d_n＜0인 경우 다음 위치는 (r_n+1, i_n)이 된다. 반면에, d_n≥0인 경우 다음 위치는, 제 6도(a)에서 알수 있는 바와 같이, d_n의 값에 따라 (r_n+1,i_n-1), 또는 (r_n+1, i_n-2)중의 하나가 된다. 따라서, 세 점중의 하나를 선택하기 위한 제 2결정변수 u_n=4·f(r_n+1,i_n-3/2)가 새롭게 정의된다. 함수 f(r, l)의 특성으로부터, 제 6도(b)에서 보인 바와 같이, f(r, l)=0가 점 Pn=(r_n+1, i_n-3/2)를 통과하면 제 2결정변수 u_n은 0이 되고, f(r, l)=0가 점 P_n의 아래를 통과하면 u_n은 양의값을 가지고, f(r, l)=0가 점 P_n의 위를 통과하면 u_n은 음의값을 가진다. 이러한 결정변수 u_n과 d_n의 관계는 다음의 식(13)과 같다.

여기서, L_n=i_n+Kr_n+K이다. 식(13)과 함수 f(r, l)의 특성으로부터, 다음의 관계1이 얻어진다.

관계1: (a). f(r, l)=0가 점 (r_n+1, i_n)의 부근을 통과하면 d_n0,

(b). (a)의 경우가 아니면서 f(r, l)=0가 (r_n+1, i_n-1)의 부근을 통과하면

(c). (a), (b)의 경우가 아니면서 f(r, l)=0가 (r_n+1, i_n-2)의 부근을 통과하면

제 1결정변수(d_n)의 부호 및 그 값을 위의 관계1에 이용하면, f(r, l)=0에 가장 근접한 점을 결정할 수 있다. 8L_n-8를 이전단계의 값들에 의해 다시 계산되는 비교기준값(T_n)으로 정의하면, 모든 n번째단계에 대하여 T_n은 d_n과 비교된다. 결과적으로 얻어지는 새로운 집속지연계산 알고리즘은다음과 같다.

알고리즘 4:새로운 집속지연계산 알고리즘

알고리즘4에 의한 d_n의 계산도 두 번 이상의 덧셈연산을 포함하므로, 계산속도가 저하된다. 따라서, 위의 알고리즘 2의 경우와 마찬가지로 알고리즘4는 다음의 방법에의해 재구성 및 병렬화된다. 먼저, d_n의 계산을 간편하게 하기 위하여, A_n=8Ki_n-4K(1+α), B_n=-8(1-K)i_n-8Kr_n-4Kα-20K+8, 그리고, C_n=-8(2-K)i_n-16Kr_n-4Kα-36K+24을 정의하면, 다음의 관계가 성립된다.

관계2: (a). d_n0이면

(b). (a)의 경우가 아니면서 0 d_n8L_n-8이면

(c). (a), (b)의 경우가 아니면서 d_n8L_n-8이면

그리고, 덧셈연산의 초기값 A₀, B₀, C₀가 주어지면, A_n, B_n, C_n은 직접계산하는 대신에 이전단계의 해당 값들과 다음의 관계에 의하여 갱신된다.

관계3:(a) d_n0이면

(b) (a)의 경우가 아니면서 0 ≤ d_n≤ 8L_n-8이면

(c) (a), (b)의 경우가 아니면서 d_n8L_n-8이면

위의 내용을 정리하면 다음의 알고리즘 5와 같다.

알고리즘 5:알고리즘 4의 병렬화된 형태

제 7도는 상술한 알고리즘5를 구현한 장치의 블록도로서, 나중에 설명된다. 한편, 제 1결정변수(d_n)은 위의 알고리즘의 여러변수들이 갖는 값들중에서 가장 큰 값을 갖는다. f(r_n+1, l_z)=0를 만족하는 l_z에 대하여 l_z에 가장 가까운 정수 i_n은 다음의 식(14)로 표시된다.

식(8)과 (14)로부터,

식(15)에서,인 경우가 대부분이므로,

이 때 r_n은 n을 K배 한 것이므로, 알고리즘 2에서의 1과 동일한 비율(scale)에 서 보면 식(16)의 Kr은 r로 대체된다. 초음파의 속도가 1480m/sec 샘플링클럭의 시간적정밀도가 20ns라면 단위거리는 29.6μm이므로, r의 최대치를 20cm로 두면 d_n의 최대치는이다. 이것을 2진수로 표현하려면 약 16비트가 필요하다. 그리고, 계수절단에러를 줄이기 위해 모든 계수에 상수를 곱하는 경우 등을 고려하면, 시스템은 대부분의 현실적인 경우에 적합한 워드길이로 약 19비트정도를 사용한다.

상술한 알고리즘1로 돌아가서, 선형배열형태의 변환기를 사용하는 경우에는 조건1) 및 2)는 잘 만족되므로 i_n은 정확히 계산된다. 그러나, 위상 배열형태의 변환기를 사용하는 경우에 조건2)는 r의 적절한 가변에 의해 만족되나 조건1)은 만족되기 곤란하다. 따라서, 식(1)에서의 α 및 β는 절사를 피할 수 없다. 이 때 발생하는 절사오차를 아래에서 살펴본다. 계수가 절사되는 경우에는 식(1)은 다음의 식(17)과 같이 표시된다.

이 때 l_e는 l_e=l+e₀의 관계를 갖는 실수로서, 절사의 영향을 받은 l을 나타낸다.인 e₁및 e₂는 절사오차를 나타낸다. 식(1) 및 (17)로부터 다음의 식(18)이 얻어진다.

식(18)의 근으로부터

를 얻을 수 있다. 그러나, 식(19)의 ±부호는 식(1) 및 (17)로부터 e₁=e₂=0일 때 e₀=0이어야하므로, +부호로 대치된다. 먼저, e₁0 및 e₂0인 경우, x≥0이면 (1+x)^0.5≤ x+1이므로, 식(19)로부터,

를 얻을 수 있다. -1≤ x≤ 0인 조건하에서 (1+x)^0.5≥ x+1인 사실을 이용하여, 식(20)은

와 같이확장된다. 실제로는 대부분의 경우, 1+rr이므로,

으로 주어지고, 이 오차는 잘 관찰되지 않는다. 만일 이 정도의 오차도 허용할 수 없으면 전체적으로 모든 계수에 적절한 상수를 곱하여 이를 절단함으로써 상대적으로 절단오차를 줄이면 충분한 정밀도를 얻을 수 있다. 볼록형(convex)배열, 오목형(concave)배열, 환형(annular)배열, 2차원배열 등의 변환기는 위상배열(phased array)변환기의 경우와 수신집속의 기하학적 구조가 유사하다. 또, 상술한 본 발명의 알고리즘은 배열형변환기의 중심, 해당 변환소자, 주사선에 대한 정보를 이용하여 집속지연시간을 계산하므로 초음파수신집속 뿐만 아니라 다양한 형태의 배열형변환기를 이용한 일반적인 빔집 속의 경우에도 적용가능하다.

제 7도는 알고리즘 5를 구현한 장치의 블록도로서, 레지스터, 멀티플렉서 및 비교기를 이용하여 알고리즘 5를 구현하였다. 제 7도는 하나의 변환소자에 대한 샘플링클럭을 발생하는 장치를 보여준다. 본 발명을 구현한 제 7도의 장치는 서로 동일한 구조를 갖는 계수발생부들(60, 70, 80)을 구비한다. 계수발생부들(60, 70, 80)의 신호출력단은 멀티플렉서(88)에 연결된다. 멀티플렉서(88)의 출력신호는 결정변수신호(d_n)를 발생하는 결정변수발생부(90)로 공급된다. 비교기준값발생부(93)는 제 1결정변수(d_n)와 비교하기 위한 비교기준신호(T_n)를 발생하여 샘플링클럭발생부(400)로 공급한다. 비교기(110)는 결정변수신호(d_n)와 비교기준신호(T_n)를 비교하고, 비교에 의한 비교결과신호(Cout)를 선택제어부(120)로 공급한다. 선택제어부(120)는 비교기(110)의 출력신호를 공급받아 멀티플렉서들(64, 74, 84, 88, 97)로 선택제어신호를 출력한다. 샘플링클럭발생부(400)는 결정변수신호(d_n)와 비교기준시호(T_n)를 입력받아 샘플링클럭을 발생한다.

계수발생부들(60, 70, 80)과 비교기준값발생부(93)는 알고리즘5에서 보인 계수들(N1, N2, N3, N4, N5, N6, N7)을 출력하도록 설계된 레지스터들을 구비한다. 알고리즘5에서 사용된 계수들을 각 레지스터블록에 표기하였다. 제 1계수발생부(60)는 신호값 0인 신호를 발생하는 레지스터(61), 계수 N1에 따라 설계된 레지스터(62), 그리고 계수 N3의 레지스터(63)를 구비한다. 레지스터들(61, 62, 63)의 신호출력단은 멀티플렉서(64)에 연결된다. 가산기(65)는 그 신호출력단이 래치(66)에 연결되고, 래치(66)의 출력신호와 멀티플렉서(64)의 출력신호를 가산한다. 제 2계수발생부(70)는 계수N1에 따라 설계된 레지스터(71), 계수N2의 레지스터(72), 그리고 계수N4의 레지스터(73)를 구비한다. 제 2멀티플렉서(74)는 레지스터들(71, 72, 73)의 출력신호를 공급받도록 연결된다. 제 3계수발생부(80)는 계수N3의 레지스터(81), 계수N4의 레지스터(82), 그리고 계수N5의 레지스터(83)를 구비한다. 제 3멀티플렉서(84)는 레지스터들(81, 82, 83)의 출력신호를 공급받도록 연결된다. 제2 계수발생부(70) 및 제 3계수발생부(80)는 제 1계수발생부(60)와 동일한 형태로 배치된 가산기(75 또는 85)와 래치(76 또는 86)를 구비한다. 결정변수발생부(90)는 그 신호출력단이 래치(920에 연결되고 래치(92)의 출력신호와 멀티플렉서(88)의 출력신호를 가산하는 가산기(91)를 구비한다. 그리고, 비교기준값발생부(93)는 계수발생부(60, 70, 또는 80)와 동일한 형태로 배치된 레지스터들(94, 95, 96), 멀티플렉서(970), 가산기(98), 및 래치(99)를 구비한다.

먼저, 결정변수발생부(90)가 n번째단계의 결정변수신호(d_n)를, 또 비교기준값발생부(93)가 저장하고 있던 비교기준신호(T_n)를 각각 출력하면, 비교기(110)는 두 신호(d_n, T_n)의 크기를 비교하여 발생하는 비교결과신호(Cout)를 선택제어부(12)로 출력한다. 선택제어부(120)는 상술한 관계3에 따라 비교결과신호(Cout)에 대응하는 선택제어신호를 발생한다. 3개의 계수발생부(60,70,80)내의 멀티플렉서(64,74,84) 각각은 인가되는 선태제어신호에 따라 레지스터들로부터 공급되는 신호들중의 하나를 선택한다. 예를 들어, n번째의 결정변수신호(d_n)가 d_n0인 조건을 만족하면, 멀티플렉서(64)는 레지스터(61)로부터 공급되는 신호를 가산기(65)로 출력하고, 멀티플렉서(74)는 레지스터(71)로부터의 신호를, 멀티플렉서(84)는 레지스터(81)로부터의 신호를 각각 선택하여 출력한다. 가산기(65)는 제 2멀티플렉서(64)의 출력신호와 래치(66)에 저장되어 있던 신호(A_n), 즉 n번재의 연산에 의한 신호를 가산한다. 래치(66) 저장하고 있던 신호(A_n)를 출력하고, 가산기(65)로부터의 새로운 신호(A_n+1)를 저장한다. 제 2 및 제 3계수발생부(70, 80)의 가산기 및 래치들도 이러한 방식으로 동작하므로 그 구체적 설명을 생략한다. 멀티플렉서(88)는 계수발생부들(60, 70, 80)로부터 출력되는 신호들(A_n, B_n, 및 C_n)을 선택하여 출력한다. d_n0인 경우, 멀티플렉서(88)는 상술의 관계2에 따라 래치(66)로부터의 신호(A_n)를 츨력한다. 가산기(91)는 래치(92)의 출력신호(d_n)와 신호(A_n)을 가산한다. 래치(92)는 새로운 신호(d_n+1)를 저장한다. 비교기준값발생부(93)의 멀티플렉서(97)는 d_n0인 경우 알고리즘5에 따라 레지스터(94)의 출력신호를 가산기(98)로 공급한다. 가산기(98)가 래치(99)의 비교기준신호(T_n)와 멀티플렉서(97)의 출력신호를 가산 출력하면, 래치(99)는 새로운 신호(T_n+1)를 저장한다. 결정변수발생부(90)와 비교기준값발생부(93)에 저장되는 신호들(d_n+1, T_n+1)은 다음단계의 선택제어신호의발생과 아래에서 설명할 다음단계의 집속지연시간의 계산에 이용된다.

계수발생부들(60,70,80)과 샘플링클럭발생부(400)는 정수로 표시되는 집속지연거리신호의 계산에 이용되는 다수의 초기값들을 저장한다. 이러한 초기값들은 사용하는 변환기의 형태에 따라 절사 등을 통해 정수값을 갖게 되는 것으로 알고리즘5에서 설명된 A₀, B₀, C₀, R₀, i₀이다. 샘플링클럭발생부(400)는 비교기준신호(T_n)와 결정변수신호(d_n)를 입력받아 크기비교하고, 비교결과에 따라 저장하고 있던 정수집속지연거리신호(i_n)와 집속기준거리신호(r_n)를 갱신한다. 샘플링클럭발생부(400)는 새로이 얻어지는 n+1번째의 정수집속지연거리신호(i_n+1)를 이용하여 정수집속지연시간신호를 계산한다. 그리고, 정수집속지연시간신호를 이용하여 각 변환소자에 대응하는 샘플링클럭을 발생한다. 즉, 정수집속지연시간간격의 샘플링간격으로 n+1번째의 집속점에 대한 샘플링클럭을 발생한다.

식(2)와 관련하여 이미 언급한 바와 같이 본 발명에서 제시한 여러 가지 알고리즘들이 초점거리 r와 집속지연거리 l사이에 2차 방정식이 성립된다는 사실에 착안하여 예시적으로 가장 간단한 중앙점 알고리즘을 적용한 것이며, 다른 드로잉 알고리즘도 적용할 수 있음도 물론이다. 또 제시된 각 알고리즘을 구현하는 회로구성도도 예시에 불과하며 여러 가지 변형이 있을 수 있음도 물론이다.

상술한 바와 같이 본 발명의 장치는 정수 가산기만으로 충분한 정밀도로 실시간 집속지연시간을 계산하므로 디지탈집속시스템을 특요집적회로(ASIC)에 구현할 수 있다. 뿐만 아니라, 본 발명의 장치는 각 변환소자에 대해 집속지연시간을 독립적으로 계산할 수 있으므로 시스템의 구성이 간단해지는 효과를 가져온다.

Claims

다수의 변환소자들을 구비한 배열형변환기를 통하여 수신되며 대상체에 대한 영상정보를 갖는 신호를 샘플링하여 디지탈수신집속하기 위한 방법에 있어서, 집속점이 변경될 때의 집속기준거리에 대한 집속지연거리의 변화율이 기설정된 범위내에 있도록 하는 정수집속기준거리와 정수집속지연거리를 각 변환소자에 대하여 설정하는 제 1단계; 제 1집속점에 대한 결정변수의 크기에 따라 제 2집속점에 대한 정수집속기준거리와 정수집속지연거리, 및 상기 결정변수를 계산하기 위한 계수들을 갱신하는 제 2단계; 및 각 변환소자들로 입력하는 상기 영상정보를 갖는 신호를 상기 제 2집속점에 집속하기 위한 샘플링클럭을 상기 갱신된 정수집속지연거리에 대응하는 샘플링간격으로 발생하는 제 3단계를 포함하는 실시간 디지탈 수신집속방법.
제 1항에 있어서, 상기 제 1단계는 정수집속지연거리의 계산량을 결정하는 계산량결정인자 K에 대하여 상기 기설정된 범위를 -1/K와 0사이로 설정하는 것을 특징으로 하는 실시간 디지탈 수신집속방법.
제 1항에 있어서, 상기 제 2단계는 특정 지속점에 대하여 기설정된 결정변수, 정수집속기준거리, 정수집속지연거리, 및 계수들의 값들을 집속점의 변경에 따른 결정변수, 정수집속기준거리, 정수집속지연거리, 및 계수들의 갱신을 위한 초기값으로 설정하는 것을 특징으로 하는 실시간 디지탈 수신집속방법.
제 1항에 있어서, 상기 제 2단계는 두 개의 가능한 정수집속지연거리들로부터 상기 갱신된 정수집속지연거리를 선택하기 위하여 제 1결정변수를 사용하는 것을 특징으로 하는 실시간 디지탈 수신집속방법.
제 1항에 잇어서, 상기 제 2단계는 세 개의 가능한 정수집속지연거리들로부터 상기 갱신된 정수집속지연거리를 선택하기 위한 제 2결정변수를 사용하는 것을 특징으로 하는 실시간 디지탈 수신집속방법.
제 4항 또는 제 5항에 있어서, 상기 계수들은 상기 제 1집속점과 변환소자의 기하학적 관계에 따라 결정되는 것을 특징으로 하는 실시간 디지탈 수신집속방법.
제 4항 또는 제 5항에 있어서, 상기 제 2단계는 상기 계수들 및 결정변수가 병렬연산을 위한 형태를 갖는 것을 특징으로 하는 실시간 디지탈 수신집속방법.
다수의 변환소자들을 구비한 배열형변환기를 통하여 수신되며 대상체에 대한 영상정보를 갖는 신호를 샘플링하여 디지탈 수신집속하기 위한 장치에 있어서, 결정변수신호의 발생에 이용되는 정수형태의 제 1계수신호들을 발생하는 수단; 상기 계수신호발생수단에서 발생되는 상기 제 1계수신호들을 입력받아 상기 결정변수신호를 발생하는 수단;및 상기 결정변수신호를 공급받아 결정변수신호의 크기에 따라 정수집속지연거리를 계산하고 정수집속지연거리에 대응하는 샘플링간격으로 샘플링클럭을 발생하는 샘플링클럭발생수단을 포함하는 실시간 디지탈 수신집속장치.
제 8항에 있어서, 상기 계수신호발생수단은 다음의 집속점에 대한 결정변수신호의 발생에 이용되는 제 1계수신호들을 발생하는 계수신호발생부들, 상기 결정변수신호발생수단으로부터 현재의 집속점에 대한 결정변수신호를 입력받아 상기 다음의 집속점에 대한 결정변수신호를 발생하기 위한 선택제어신호를 발생하는 선텍제어부, 상기 계수신호발생부들로부터 공급되는 상기 제 1계수신호들중의 하나를 상기 선택제어신호에 따라 선택적으로 출력하기 위한 제 1멀티플렉서를 구비함을 특징으로 하는 디지탈 수신집속장치.
제 9항에 있어서, 상기 결정변수신호발생수단은 상기 현재의 집속점에 대한 결정변수신호를 저장하는 제 1래치와, 상기 제 1멀티플렉서로부터 인가되는 상기 계수신호와 상기 제 1래치에 저장된 상기 현재의 집속점에대한 결정변수신호를 가산하는 제 1가산기를 구비함을 특징으로 하는 디지탈 수신집속장치.
제 10항에 있어서, 상기 샘플링클럭발생부는 상기 현재의 집속점에 대한 하나의 변환소자에 대응하는 샘플링클럭을 발생하는 것을 특징으로 하는 디지탈 수신집속장치.
제 11항에 있어서, 상기 현재집속점에 대한 결정변수신호와 비교하기 위한 비교기준신호를 발생하는 비교기준신호발생부와, 상기 비교기준신호와 상기 결정변수신호를 입력받아 두신호를 비교하여 발생되는 비교결과신호를상기 샘플링클럭발생수단 및 상기 선택제어수단으로 출력하기 위한 비교기를 추가로 포함하는 디지탈 수신집속장치.
제 12항에 있어서, 상기 선택제어부는 상기 비교결과신호를 입력받아 상기 선택제어신호를 발생하는 것을 특징으로 하는 디지탈 수신집속장치.
제 13항에 있어서, 상기 상기 샘플링클럭발생수단은 현재 집속점에 대한 상기 결정변수신호의 크기에 대응하는 다수의 정수집속지연거리들을 저장하고, 결정변수신호상기와 상기 비교기준신호를 비교하여 상기 다수의 정수집속지연거리들중의 하나를 선택하는 것을 것을 특징으호 하는 디지탈 수신집속장치.
제 14항에 있어서, 상기 계수신호발생부 각각은 제 2계수신호를 저장하는 다수의 제 1레지스터들과, 상기 제 1레지스터들의 출력신호들중의 하나를 상기 선택제어신호에 따라 선택하기 위한 제 2멀티플렉서와, 상기 현재의 집속점에 대한 제 1계수신호를 저장하는 제 2래치, 및 상기 제 2래치의 출력신호와 상기 제 2멀티플렉서의 출력신호를 가산하기 위한 제2가산기를 구비함을 특징으로 하는 디지탈 수신집속장치.
제 15항에 있어서, 상기 비교기준신호발생부는 제 3계수를 저장하는 다수의 제 2레지스터들과, 상기 제 2레지스터들의 출력신호들중의 하나를 상기 선택제어신호에 따라 선택하기 위한 제 3멀티플렉서와, 상기 현재의 집속점에 대한 비교기준신호를 저장하는 제 3래치, 및 상기 제 3래치의 출력신호와 상기 제 3멀티플렉서의 출력신호를 가산하기 위한 제 3가산기를 구비함을 특징으로 하는 디지탈 수신집속장치.
제 16항에 있어서, 상기 레지스터들 각각은 상기 정수집속지연거리의 계산량을 결정하는 계산량결정인자K에 의하여 그 저장값이 가변가능한 것을 특징으로 하는 디지탈 수신집속장치.