KR0143207B1 - Full electronic telephone exchange pcm data change & inverted multiplex - Google Patents
Full electronic telephone exchange pcm data change & inverted multiplexInfo
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Abstract
본 발명은 전전자 교환기용 PCM 데이터 변환 및 역다중화 회로에 관한 것으로, 특히, 하나의 보드에 실장이 가능한 간단한 구조를 갖는 전전자 교환기용 PCM 데이터 변환 및 역다중화 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to PCM data conversion and demultiplexing circuits for all-electronic exchanges, and more particularly, to PCM data conversion and demultiplexing circuits for all-electronic exchanges having a simple structure that can be mounted on one board.
본 발명의 전전자 교환기용 PCM데이타 변환 및 역다중화 회로는 디지탈 음성 데이터 및 콘트롤데이타를 수신하기 위한 한쌍의 입력랫치와, 수신된 상기 디지탈 음성 및 콘트롤 데이터에 응답하여 8단계의 음성데이타 감쇄 및 A-로우/U-로우 변환을 수행하기 위한 한쌍의 룩업테이블 수단과, 상기 각 룩업 테이블 수단의 출력을 랫치하기 위한 한쌍의 랫치와, 상기 각 랫치를 통해 입력된 병렬데이타로 부터 병렬/직렬 변환과 역다중화를 수행하여 각각 32개의 직렬서브하이웨이 구동출력을 발생하기 위한 한쌍의 병렬/직렬 변화 및 역다중화 수단과, 상기 각각 병렬/직력 변환 및 역다중화 수단으로 부터 발생된 32 서브하이웨이 구동출력을 수신하여 출력하기 위한 한쌍의 출력버퍼로 구성된다.The PCM data conversion and demultiplexing circuit for an electronic switching system of the present invention comprises a pair of input latches for receiving digital voice data and control data, and 8 steps of voice data attenuation and A in response to the received digital voice and control data. A pair of lookup table means for performing low / U-low conversion, a pair of latches for latching the output of each lookup table means, and parallel / serial conversion from the parallel data inputted through each latch; Receive a pair of parallel / serial change and demultiplexing means for performing demultiplexing to generate 32 serial subhighway drive outputs, respectively, and receive 32 subhighway drive outputs generated from the parallel / serial conversion and demultiplexing means, respectively. It consists of a pair of output buffers for output.
Description
본 발명은 전전자 교환기용 PCM데이타 변화 및 역다중화 회로에 관한 것으로, 특히 하나의 보드에 실장이 가능한 간단한 구조를 갖는 전전자 교환기용 PCM데이타 변환 및 역다중화 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to PCM data change and demultiplexing circuits for all-electronic exchanges, and more particularly, to PCM data conversion and demultiplexing circuits for all-electronic exchanges having a simple structure that can be mounted on one board.
종래에 있어서는 제1 도에 도시된 것과 같은 PCM데이타 변환회로 하나의 보드로 구성되고, 제2 도에 도시된 것과 같은 역다중화회로가 또 하나의 보드로 구성되었다. 제1도를 참고하면 종래의 PCM데이타 변환회로는 랫치회로 구성되어 있는 입/출력 랫치 모듈(A50, A40)과, PCM코드를 저장하는 기능의 룩업(Look-up)테이블 모듈(A10)과, 타이밍 조정기능의 타임(Time)메모리 모듈(A30)과, 시스템 클럭으로부터, 어드레스를 만들어 내는 기능의 어드레스 모듈(A80)과, 정상동작 감시용 기능체크모듈(A70)으로 구성되어 있다.In the related art, the PCM data conversion circuit as shown in FIG. 1 is constituted by one board, and the demultiplexing circuit as shown in FIG. 2 is constituted by another board. Referring to FIG. 1, a conventional PCM data conversion circuit includes an input / output latch module A50 and A40 configured as a latch circuit, a look-up table module A10 having a function of storing a PCM code, A time memory module A30 having a timing adjustment function, an address module A80 having a function of generating an address from the system clock, and a function check module A70 for monitoring normal operation.
상기의 종래 PCM데이타 변환 회로는 전전자 교환기 ITXB(타임슬롯 변환회로)로부터 수신된 디지탈 음성데이타 8비트와 콘트롤 데이터 3비트를 입력랫치모듈(A50)에 랫치하며, 이들 11비트는 룩업테이블모듈(A10)의 어드레스가 되어 룩업 테이블모듈(A10)의 해당 어드레스에 있는 값만큼 감쇄된 디지탈음성 데이터를 출력시킨다. 상기 룩업테이블(A10)에서 감쇄된 디지탈 음성데이타는 랫치(A20)를 거쳐 타임메모리(A30)에 입력되고, 타임슬롯조정을 위한 어드레스 모듈(A80)의 콘트롤을 받아 타임메모리(A30)에 순차적으로 라이트/리드되어 출력랫치 모듈(A40)을 통해서 제2 도에 도시된 역다중화회로로 인가된다.The conventional PCM data conversion circuit latches 8 bits of digital voice data and 3 bits of control data received from the electronic switch ITXB (timeslot conversion circuit) into the input latch module A50. It becomes the address of A10) and outputs the digital audio data attenuated by the value in the corresponding address of the lookup table module A10. The digital voice data attenuated by the lookup table A10 is input to the time memory A30 via a latch A20, and sequentially received in the time memory A30 under the control of the address module A80 for time slot adjustment. It is written / read and applied to the demultiplexing circuit shown in FIG. 2 through the output latch module A40.
한편 제2 도에 도시된 역다중화회로는 타임슬롯 발생회로부터의 8.192MHz, 8비트디지탈 데이터를 수신하기 위한 32개의 병렬 데이터를 직렬데이타로 변환후 서브하이웨이(SHW0∼SHW31)로 출력하기 위한 32개의 시프트 레지스터(SR0∼SR31)로 이루어진 병렬/직렬 변환 모듈(B30)로 구성되어 있다.On the other hand, the demultiplexing circuit shown in FIG. 2 converts 32 parallel data for receiving 8.192 MHz, 8-bit digital data from the timeslot generation circuit into serial data, and outputs it to the sub highways SHW0 to SHW31. It consists of the parallel / serial conversion module B30 which consists of two shift registers SR0-SR31.
상기 역다중화회로는 8비트의 입력 디지탈 데이타를 디코딩모듈(B30)의 기능에 의해 32개의 랫치(S0∼L31)에 각각 랫치하며 랫치를 지정한다.The demultiplexing circuit latches 8 bits of input digital data into 32 latches S0 to L31 by the function of the decoding module B30, and designates a latch.
랫치에 의해 32개의 서브하이웨이 별로 분배된 데이타가 32개의 병렬/직렬변환모듈(B20)인 시프트 레지스터(SR0∼SR31)에 의해 병렬데이타가 직렬로 변환되어 32개의 서브하이웨이(SHW0∼SHW31)로 출력된다.Data distributed for each of the 32 subhighways by the latch is converted into serial data by the shift registers SR0 to SR31, which are 32 parallel / serial conversion modules B20, and outputted to the 32 subhighways SHW0 to SHW31. do.
상기한 종래기술에 있어서는 역다중화회로의 구성을 위해 다량의 TTL소자, 예를 들어 약80개를 사용하고 있기 때문에 보드의 실장면적을 많이 차지하였고, 따라서 여러개의 보드로 구성되어야 하기 때문에 데이터 전송시간이 길고 TTL소자의 특성에 따라 음성 찌그러짐 현상과 노이즈 유도현상이 발생되었다.In the above prior art, since a large number of TTL elements, for example, about 80 are used for the configuration of the demultiplexing circuit, the board occupies a large area of the board, and therefore, the data transfer time is required because it must be composed of several boards. According to the characteristics of this long and TTL device, voice distortion and noise induction were generated.
또한 다량의 TTL 소자의 의한 전력소모가 많으므로써 열에의한 열잡음 현상도 발생되어 통화 품질이 저하되었다.In addition, due to the large power consumption of a large number of TTL elements, thermal noise caused by heat is also generated, which degrades the call quality.
본 발명의 목적은 하나의 보드에 실장이 가능한 간단한 구조를 갖는 전전자 교환기용 PCM데이타 변환 및 역다중화회로를 제공하는 것이다.An object of the present invention is to provide a PCM data conversion and demultiplexing circuit for an all-electronic exchange having a simple structure that can be mounted on one board.
제1 도는 종래의 PCM데이타 변환회로의 블록도이고,1 is a block diagram of a conventional PCM data conversion circuit,
제2 도는 종래의 역다중화 회로의 블록도이고,2 is a block diagram of a conventional demultiplexing circuit,
제3 도는 본 발명의 바람직한 일 실시예에 따른 PCM데이타 변환 및 역다중화 회로의 블록도이다.3 is a block diagram of a PCM data conversion and demultiplexing circuit according to a preferred embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
C10A, C10B:입력랫치 C20A, C20B:룩업 테이블C10A, C10B: Input latch C20A, C20B: Lookup table
C30A, C30B:랫치 C40A, C40B:DMXC30A, C30B: Latch C40A, C40B: DMX
C50A, C50B:출력버퍼C50A, C50B: Output buffer
상기한 목적을 달성하기 위하여 본 발명은 디지탈 음성 데이터 및 콘트롤데이타를 수신하기 위한 한쌍의 입력랫치와, 수신된 상기 디지탈음성 및 콘트롤 데이터에 응답하여 8단계의 음성데이타 감쇄 및 A-로우/U-로우 변환을 수행하기 위한 한쌍의 룩업테이블 수단과, 상기 각 룩업 테이블 수단의 출력을 랫치하기 위한 한쌍의 랫치와, 상기 각 랫치를 통해 인가된 병렬데이타를 병렬/직렬 변환과 역다중화를 수행하여 각각 32개의 직렬서브하이웨이 구동출력을 발생하기 위한 한쌍의 병렬/직렬 변환 및 역다중화 수단과, 상기 랫치와 병렬/직렬 변환 및 역다중 수단에 클럭을 공급하는 클럭 발생수단과, 상기 각각 병렬/직렬 변환 및 역다중화 수단으로 부터 발생된 32 서브하이웨이 구동출력을 수신하여 출력하기 위한 한쌍의 출력버퍼로 구성되는 것을 특징으로 하는 전전자 교환기용 PCM 데이터 변환 및 역다중화회로를 제공한다.In order to achieve the above object, the present invention provides a pair of input latches for receiving digital voice data and control data, and voice data attenuation and A-row / U- of 8 levels in response to the received digital voice and control data. A pair of lookup table means for performing row conversion, a pair of latches for latching the output of each lookup table means, and parallel data applied through each latch to perform parallel / serial conversion and demultiplexing, respectively. A pair of parallel / serial conversion and demultiplexing means for generating 32 serial subhighway drive outputs, clock generation means for supplying a clock to the latch and parallel / serial conversion and demultiplexing means, and the parallel / serial conversion respectively; And a pair of output buffers for receiving and outputting the 32 subhighway driving outputs generated from the demultiplexing means. I provides an electronic exchange appointed PCM data conversion and demultiplexing circuit as.
이하 첨부도면을 참조하여 본 발명을 더욱 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제3도에는 본 발명의 바람직한 일 실시예에 따른 PCM데이타 변환 및 역다중화회로가 도시되어 있다.3 shows a PCM data conversion and demultiplexing circuit in accordance with a preferred embodiment of the present invention.
제3 도를 참고하면 본 발명은 한쌍의 디지탈 음성데이타 수신용 입력랫치(C10A, C10B)와, 음성데이타 감쇄기능 및 A-로우(A-Law)/U-로우(A-Law) 변환용 한쌍을 룩업 테이블 모듈(C20A, C20B)과, 한쌍의 랫치(C30A, C30B)와, 한쌍의 병렬데이타의 병렬/직렬 변환 및 역다중화(Demultiplexing)모듈(DMX)(C40A , C40B)와, 한쌍의 직렬서브하이웨이 데이터 전송용 출력버퍼 모듈(C40A, C50B)과, 8.192MHz 및 8KHz 신호로 부터 병렬/직렬 변환 및 역다중화 모듈(C40A, C40B)과 내부랫치(C30A, C30B)에 대한 제1클럭신호(CLK1)와 출력버퍼모듈(C50A, C50B)에 대한 이중화 제어(Duplication control)를 위한 제어신호(CONT)를 발생하기 위한 클럭발생회로(C60)로 구성되어 있다.Referring to FIG. 3, the present invention provides a pair of input latches C10A and C10B for receiving digital voice data, a pair of voice data attenuation functions, and A-Law / U-Low conversion. A lookup table module (C20A, C20B), a pair of latches (C30A, C30B), a pair of parallel / serial conversion and demultiplexing modules (DMX) (C40A, C40B), and a pair of serial The first clock signal (C40A, C50B) for the subhighway data transmission, and the parallel / serial conversion and demultiplexing modules (C40A, C40B) and the internal latches (C30A, C30B) from the 8.192 MHz and 8 KHz signals. And a clock generation circuit C60 for generating a control signal CONT for duplication control for the CLK1) and the output buffer modules C50A and C50B.
상기한 구조를 갖는 본 발명은 병렬 8.192Mbps로 수신한 2포트의 음성데이타는 2음성데이타 수신용랫치(C10A, C10B)에 의해, 수신된 후 함께 수신한 콘트롤 데이터 3비트와 함께 룩업테이블 모듈(C20A, C20B)에 전달된다.According to the present invention having the above-described structure, the two-port voice data received in parallel 8.192 Mbps by the two voice data receiving latches C10A and C10B, together with the three bits of control data received together with the lookup table module ( C20A, C20B).
이 룩업테이블모듈(C20A, C20B)은 PROM으로 구성되고 0dB - 7dB까지 1dB 간격으로 8종류의 PCM코드를 저장하여, 음성데이타의 감쇄 및 A-로우/U-로우 변환기능을 갖는다.This lookup table module (C20A, C20B) is composed of PROM and stores 8 kinds of PCM codes in 1dB intervals from 0dB to 7dB, and has attenuation of voice data and A-low / U-low conversion function.
룩업 테이블(C20A, C20B)로부터 출력된 2포트의 병렬 8.192Mbps데이타는 2개의 디멀티플렉서 게이트 어레이(DMX:Demultiplexe Gate Arraay)로 구성된 병렬/직렬변환 및 역다중화 모듈(DMX)(C40A, C40B)에 의해 각각 32개의 서브하이웨이의 직렬 2.048Mbps 데이터로 역다중화 된 후 출력버퍼 모듈(C50A, C50B)로 보내진다.The two-port parallel 8.192Mbps data output from the lookup tables C20A and C20B is generated by the parallel / serial conversion and demultiplexing modules (DMX) C40A and C40B, which are composed of two demultiplexer gate arrays (DMXs). Each is demultiplexed into serial 2.048Mbps data of 32 subhighways and then sent to output buffer modules (C50A, C50B).
출력버퍼 모듈(C50A, C50B)은 각각 4개의 드라이버 버퍼로 구성되며, 타전화국으로 데이터를 전송하기 위한 스위칭을 담당하는 SWCD(Switching Complex Device), 또는 동일 전화국내의 가입자에 대한 스위칭을 담당하는 ALID(Analog Line Interface Device)등으로 TTL레벨로 전송된다.The output buffer module (C50A, C50B) is composed of four driver buffers, respectively, Switching Complex Device (SWCD) which is in charge of switching to transmit data to other telephone stations, or ALID which is in charge of switching to subscribers in the same telephone station. It is transmitted at TTL level by (Analog Line Interface Device).
한편 클럭발생회로(c60)는 8.192MHz, 8KHz 신호를 버퍼를 통하여 수신한후 내부랫치(C30A, C30B)용 클럭 및 DMX(C40A, C40B)용 클럭을 발생한다.On the other hand, the clock generation circuit c60 receives the 8.192 MHz and 8 KHz signals through the buffer and generates the clocks for the internal latches C30A and C30B and the clocks for the DMX C40A and C40B.
따라서 본 발명에 따르면 출력버퍼로 부터 32 x 2 개의 서브하이웨이를 구성할수 있는 출력이 발생된다.Therefore, according to the present invention, an output capable of constituting 32 x 2 subhighways is generated from the output buffer.
결국 종래에는 64개의 서브하이웨이를 구동하기 위하여 4개의 보드가 필요하였으나 본 발명에서는 단지 1개의 보드로서 구현될 수 있다.As a result, although four boards are required to drive 64 subhighways, the present invention can be implemented as only one board.
종래에는 이중화를 위해 8개의 보드가 필요하였으나 본 발명에서는 이중화를 위해 2개의 보드로 구성될 수 있어 생산성 향상 및 원가 절감을 기할수 있고, 통화로 부분을 집적화 하므로써 통화품질을 향상하는 장점이 있다.Conventionally, eight boards are required for redundancy, but in the present invention, two boards may be configured for redundancy, thereby improving productivity and reducing costs, and improving call quality by integrating part of a call path.
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