KR0141955B1 - Bit line pullup control circuit of memory cell - Google Patents
Bit line pullup control circuit of memory cellInfo
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Abstract
본 발명은 메모리 셀의 비트 라인 풀업 제어 회로에 관한 것으로, 종래에는 항상 온되는 모스 트랜지스터가 존재하므로 메모리 셀의 데이타를 비트 라인을 통해 읽을 때 저전위측의 데이타가 지연되어 처리 속도가 지연되는 문제점이 있었다. 이러한 점을 개선하기 위하여 본 발명은 셀의 데이타가 출력되는 초기 조건에서 플로팅 상태를 만들고 데이타가 충분히 커졌을 때 비트 라인을 일정 레벨로 유지하므로써 메모리 셀을 고속으로 엑서스하도록 구성한 것으로, 본 발명은 비트 라인의 플로팅(Floating) 및 일정 로딩 상태를 자유롭게 구현할 수 있으므로 메모리 셀의 데이타 레벨이 충분히 크게 되면 다시 일정 레벨로 유지시킴에 의하여 메모리 셀의 데이타를 고속으로 읽을 수 있어 시스템의 고속 처리가 가능하게 된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line pull-up control circuit of a memory cell. In the related art, there is a MOS transistor which always turns on. Therefore, when the data of the memory cell is read through the bit line, the data of the low potential side is delayed, thereby causing a delay in processing speed. There was this. In order to improve this point, the present invention is configured to access a memory cell at high speed by creating a floating state in an initial condition in which the data of the cell is output and maintaining the bit line at a constant level when the data is sufficiently large. Floating and constant loading can be implemented freely, so that if the data level of the memory cell becomes large enough, the data of the memory cell can be read at high speed by maintaining it again at a constant level, thereby enabling high-speed processing of the system.
Description
제1도 및 제2도는 종래의 비트 라인 프리 챠지 회로도.1 and 2 are conventional bit line precharge circuit diagrams.
제3도는 본 발명의 비트 라인 풀업 제어 회로도.3 is a bit line pull-up control circuit diagram of the present invention.
제4도는 제3도에 있어, 각 부의 파형도.4 is a waveform diagram of each part in FIG.
제5도는 본과 종래 기술의 비교를 보인 파형도.5 is a waveform diagram showing a comparison between the present technology and the prior art.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1:신호 조합부 2:지연부1: signal combination unit 2: delay unit
3:비트 라인 풀업 제어부 4:출력 버퍼3: bit line pull-up control unit 4: output buffer
NA1,NA2:낸드게이트 IN1-IN6:반전기NA1, NA2: NAND gate IN1-IN6: Semi-circular
PM11-PM16:피모스 트랜지스터 NM11,NM12:엔모스 트랜지스터PM11-PM16: PMOS transistor NM11, NM12: NMOS transistor
본 발명은 비트 라인 프리 챠지에 관한 것으로 특히, 메모리 셀의 고속 엑세스에 적당하도록 한 메모리 셀의 비트 라인 풀업 제어 회로에 관한 것이다.The present invention relates to bit line precharge, and more particularly, to a bit line pull-up control circuit of a memory cell adapted for fast access of the memory cell.
제1도는 종래 비트 라인 프리 챠지 회로도로서 이에 도시된 바와 같이, 비트 라인(BIT)()에 각기 직렬 접속된 피모스 트랜지스터(PM2)(PM3)에 게이트가 접지된 피모스 트랜지스터(PM1)(PM4)를 각기 병렬 접속하고 상기 비트 라인(BIT)()에 피모스 트랜지스터(PM5)와 메모리 셀(101)을 각기 병렬 접속하며 상기 피모스 트랜지스터(PM2)PM3)(PM5)의 게이트에 비트 라인 풀업 제어 신호(VA)를 공통 접속하여 구성된 것으로, 이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.1 is a conventional bit line precharge circuit diagram, and as shown therein, a bit line BIT ( PMOS transistors PM1 and PM4 having a gate grounded to PMOS transistors PM2 and PM3 connected in series, respectively, and the bit line BIT. The PMOS transistor PM5 and the memory cell 101 are connected in parallel to each other, and a bit line pull-up control signal VA is commonly connected to the gates of the PMOS transistors PM2, PM3, and PM5. The operation process of the same conventional circuit is as follows.
먼저, 게이트가 접지된 피모스 트랜지스터(PM1)(PM4)가 턴온 상태이므로 비트 라인(BIT)()이 프리 챠지되어진다.First, since the PMOS transistor PM1 and PM4 having the gate grounded are turned on, the bit line BIT ( ) Is precharged.
이때, 소정 기간 저전위가 되는 어드레스 천이 검출 펄스(ATD)에 의하여 저전위인 비트 라인 풀업 제어 신호(VA)가 입력되면 피모스 트랜지스터(PM2)(PM3)(PM5)에 가 턴온되어 셀(101)이 병렬 접속된 비트 라인(BIT)()의 레벨을 일정하게 유지시키게 된다.At this time, when the low potential bit line pull-up control signal V A is input by the address transition detection pulse ATD, which becomes a low potential for a predetermined period, the PMOS transistor PM2, PM3, PM5 is turned on and the cell 101 is turned on. Bit lines (BIT) with parallel connections ) Level is kept constant.
여기서, 피모스 트랜지스터(PM1)(PM4)는 게이트가 접지된 상태이므로 항상 턴온 상태를 유지하여 어드레스 천이 검출 펄스(ATD)가 고전위인 구간에서도 비트 라인(BIT)()이 프리 챠지되도록 한다.Since the PMOS transistors PM1 and PM4 have the gates grounded, the PMOS transistors PM1 and PM4 are always turned on so that the bit lines BIT (even in the period where the address transition detection pulse ATD is high potential) ) Is precharged.
제2도는 종래 비트 라인 프리 챠지 회로의 다른 실시예로서 이에 도시된 바와 같이, 비트 라인(BIT)()에 엔모스 트랜지스터(NM1)(NM2)를 직렬 접속함과 아울러 엔모스 트랜지스터(NM3)(NM4) 및 메모리 셀(101)을 병렬 접속하여 상기 엔모스 트랜지스터(NM1-NM3)의 게이트에 전압을 인가하고 상기 엔모스 트랜지스터(NM4)의 게이트에 비트 라인 등화 신호(EQ)을 인가하여 구성된 것으로, 이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.2 is another embodiment of a conventional bit line precharge circuit, and as shown therein, a bit line (BIT) ( NMOS transistors NM1 and NM2 are connected in series, and NMOS transistors NM3 and NM4 are connected in parallel to the gates of the NMOS transistors NM1-NM3. And a bit line equalization signal EQ applied to a gate of the NMOS transistor NM4. The operation of the conventional circuit will be described as follows.
전원이 게이트에 인가된 엔모스 트랜지스터(NM1-NM3)가 턴온되어 비트 라인(BIT)()이 프리 챠지되었을 때 소정 기간 고전위가 되는 비트 라인 등화 신호(EQ)가 입력되면 엔모스 트랜지스터(NM4)가 턴온되어 비트 라인(BIT)()은 일정 레벨로 유지시키게 된다.The NMOS transistors NM1-NM3 to which power is applied to the gate are turned on to turn on the bit line BIT ( When the bit line equalization signal EQ, which becomes a high potential for a predetermined period when the) is precharged, the NMOS transistor NM4 is turned on so that the bit line BIT ( ) Is maintained at a constant level.
여기서, 엔모스 트랜지스터(NM1-NM3)은 게이트에 전원이 인가된 상태이므로 항시 턴온 상태를 유지하여 비트 라인(BIT)()를 프리 챠지시킴과 아울러 등화시키게 된다.Here, since the NMOS transistors NM1 to NM3 are in a state where power is applied to the gates, the NMOS transistors NM1 to NM3 are always turned on so that the bit lines BIT ( Precharge and equalize.
그러나, 종래 일실시예의 경우 입력(A)이 고전위인 구간에서 항상 온되는 피모스 트랜지스터가 존재하므로 읽기 동작시 셀의 데이타가 비트 라인(BIT)()을 통해 전송되며 저전위측 데이타가 지연되어 서서히 전송되므로 처리 속도가 저하되는 문제점이 있었다.However, in the conventional exemplary embodiment, since there is a PMOS transistor which is always turned on in the period where the input A is high potential, the data of the cell is read in the bit line BIT ( The low-potential side data is transmitted slowly and is transmitted slowly, resulting in a decrease in processing speed.
또한, 다른 실시예의 경우 항상 온되는 엔모스 트랜지스터가 존재하므로 읽기 동작시 셀의 데이타가 비트 라인(BIT)()을 통해 전달될 때 저전위측의 데이타가 지연되어 서서히 전송되므로 처리 속도가 지연되는 문제점이 있었다.In addition, in another embodiment, since there is an NMOS transistor that is always on, the data of the cell is read in the bit line BIT ( Since the data on the low potential side is slowly transmitted when the data is transmitted through the backplane, the processing speed is delayed.
본 발명은 종래의 문제점을 개선하기 위하여 메모리 셀의 데이터가 출력되는 초기조건에서 비트 라인(BIT)()의 게이트입력컨트롤신호가 디스에이블되어 비트 라인(BIT)()을 풀업트랜지스터가 오프상태가 되도록 만든다.The present invention provides a bit line (BIT) in an initial condition in which data of a memory cell is output in order to solve a conventional problem. Gate input control signal is disabled so that the bit line (BIT) ( ) Make the pull-up transistor off.
이런 상태에서는 비트 라인이 완전히 플로팅상태, 즉, 로딩프리 상태가 되어 메모리 셀의 데이터가 가장 작은 RC 로딩상태에서 비트 라인에 메모리셀의 데이터를 전달되게 된다.In this state, the bit line is completely floating, that is, loading-free, so that the data of the memory cell is transferred to the bit line in the RC loading state where the data of the memory cell is the smallest.
이 경우 비트 라인간의 전압차가 일정한 값이상이 될 때 센스앰프를 작동시키게 되므로 일정한 값의 전압차(예를 들면 약 70mV)가 될 때까지의 시간을 줄이게 되면 전체 메모리의 억세스 시간을 줄일 수 있게 된다.In this case, when the voltage difference between the bit lines exceeds a certain value, the sense amplifier is operated. Therefore, reducing the time until the voltage difference reaches a constant value (for example, about 70 mV) reduces the access time of the entire memory. .
그런데, 일정한 값의 전압차가 전압차이상으로 계속 커지는 경우 다음 싸이클에서 등화시키는데 필요한 시간이 지연되는 문제도 발생되므로 이를 방지하기 위하여 비트 라인의 전압차가 일정범위(예를 들어 약 70mV 이상 200mV 이하)를 유지하도록 하는 것이 바람직하다.However, if the voltage difference of a constant value continues to increase beyond the voltage difference, there is a problem that the time required for equalization is delayed in the next cycle. Therefore, in order to prevent this, the voltage difference of the bit line has a certain range (for example, about 70 mV or more and 200 mV or less). It is desirable to maintain.
그러므로, 비트 라인의 전압차가 점점 커져 일정범위를 넘지 않도록 유지하여 다음 싸이클에서 등화하는데 필요한 시간을 줄일 수 있도록 해야 한다.Therefore, the voltage difference between the bit lines should be kept large so as not to exceed a certain range so as to reduce the time required for equalization in the next cycle.
이와같은 배경 하에서 메모리 셀을 고속으로 억세스하도록 한 메모리 셀의 비트 라인 풀업 제어회로를 창안한 것이다.In this background, a bit line pull-up control circuit of a memory cell that allows a memory cell to be accessed at a high speed is invented.
이러한 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예는 제3도의 회로도에 도시한 바와 같이, 어드레스 천이 검출 신호(ATD)에 의해 발생된 비트 라인 풀업 제어 펄스(CTL)와 블럭 선택 어드레스 변화에 의한 블럭 선택 신호(MSB)를 조합하여 신호(EQ)()를 발생시키는 신호 조합부(1)와, 이 신호 조합부(1)의 출력(EQ)을 소정 기간 지연시키는 지연부(2)와, 이 지연부(2)의 출력(DEQ)와 상기 신호 조합부(1)의 등화 반전 신호()에 의해 프리 챠지 신호(PE)를 출력하는 출력 버퍼(4)와, 상기 지연부(2)의 출력()과 상기 신호 조합부(1)의 출력(EQ)을 연산하여 상기 출력 버퍼(4)의 레벨을 제어하는 비트 라인 풀업 제어부(3)로 구성한다.According to an embodiment of the present invention, as shown in the circuit diagram of FIG. 3, the bit line pull-up control pulse CTL generated by the address transition detection signal ATD and the block select signal MSB by the block select address change are combined. Signal (EQ) ), A delay combination unit 2 for delaying the output EQ of the signal combination unit 1 for a predetermined period, an output DEQ of the delay unit 2, and the signal. Equalization inversion signal of combination unit 1 Output buffer 4 for outputting the precharge signal PE and output of the delay unit 2 ) And the bit line pull-up control section 3 which controls the level of the output buffer 4 by calculating the output EQ of the signal combination section 1.
상기 신호 조합부(1)는 비트 라인 풀업 제어 펄스(CTL)와 블럭 선택 신호(MSB)를 낸딩하는 낸드게이트(NA1)와, 이 낸드게이트(NA1)의 출력을 반전시키는 반전기(IN1)와, 이 반전기(IN1)의 출력(EQ)을 반전시켜 출력 버퍼(4)에 출력하는 반전기(IN6)로 구성한다.The signal combination unit 1 includes a NAND gate NA1 for NANDing the bit line pull-up control pulse CTL and the block select signal MSB, an inverter IN1 for inverting the output of the NAND gate NA1, and And an inverter IN6 which inverts the output EQ of the inverter IN1 and outputs it to the output buffer 4.
상기 지연부(2)는 신호 조합부(1)의 출력(EQ)을 소정 시간 지연시키도록 직렬 접속한 반전기(IN2-IN4)와, 이 반전기(IN4)의 출력과 상기 신호 조합부(1)의 출력(EQ)을 낸딩하여 지연 신호(DEQ)를 출력하는 낸드게이트(NA2)와, 이 낸드 게이트(NA2)의 지연신호(DEQ)를 반전시켜 출력 버퍼(4)에 출력하는 반전기(IN5)로 구성한다.The delay unit 2 includes an inverter IN2-IN4 connected in series to delay the output EQ of the signal combination unit 1 by a predetermined time, an output of the inverter IN4 and the signal combination unit ( NAND gate NA2 for outputting delay signal DEQ by NAND output 1, and inverter for inverting delay signal DEQ of this NAND gate NA2 and outputting to output buffer 4. It consists of (IN5).
상기 비트 라인 풀업 제어부(3)는 지연부(2)의 출력()을 직렬 접속된 피모스 트랜지스터(PM12)의 게이트와 피모스 트랜지스터(PM13)의 게이트 및 드레인에 공통 접속하고 상기 피모스 트랜지스터(PM13)의 드레인을 상기 엔모스 트랜지스터(NM12)의 소스에 접속하며 신호 조합부(1)의 출력(EQ)의 게이트에 인가된 엔모스 트랜지스터(NM11)의 드레인을 상기 피모스 트랜지스터(PM12)의 소스에 접속하여 그 접속점을 출력 버퍼(4)의 출력단에 접속하여 구성한다.The bit line pull-up control unit 3 outputs the output of the delay unit 2 ( ) Is connected in common to the gate of the PMOS transistor PM12 connected in series and the gate and the drain of the PMOS transistor PM13, and the drain of the PMOS transistor PM13 is connected to the source of the NMOS transistor NM12. The drain of the NMOS transistor NM11 applied to the gate of the output EQ of the signal combination section 1 is connected to the source of the PMOS transistor PM12, and its connection point is connected to the output terminal of the output buffer 4. Configure.
상기 출력 버퍼(4)는 지연부(2)의 출력(DEQ)의 게이트에 접속된 피모스 트랜지스터(PM11)의 소스를 전압(Vcc)에 접속하고 상기 지연부(2)의 출력()이 소스에 접속된 엔모스 트랜지스터(NM12)의 게이트에 신호 조합부(1)의 출력()을 접속하며 상기 피모스 트랜지스터(PM11) 및 엔모스 트랜지스터(MN12)의 드레인을 공통 접속하여 상기 비트 라인 풀업 제어부(3)에 접속함과 아울러 그 접속점에서 프리 챠지 신호(PE)가 출력되게 구성한다.The output buffer 4 connects the source of the PMOS transistor PM11 connected to the gate of the output DEQ of the delay unit 2 to the voltage Vcc and outputs the output of the delay unit 2 ( Output of the signal combination section 1 to the gate of the NMOS transistor NM12 having ), The drain of the PMOS transistor PM11 and the NMOS transistor MN12 are connected in common to the bit line pull-up control unit 3, and the precharge signal PE is output at the connection point. do.
신호 조합부(1)는 제4도(a)와 같은 어드레스 천이 검출 펄스(ATD)에 의한 제4도(b)와 같은 신호(CTL)가 입력되고 아울러 제4도(c)와 같은 메모리 셀 블럭 선택 신호(MCB)가 입력되면 낸드게이트(NA1)에서 조합한 후 반전기(IN1)을 통해 레벨을 반전시키므로써 제4도(d)와 같은 등화 신호(EQ)를 지연부(2), 비트 라인 풀업 제어부(3) 및 비트 라인에 출력하고 반전기(IN6)를 통해 상기 등화 신호(EQ)를 반전시켜 등화 반전 신호()를 출력 버퍼(4)에 출력하게 된다.The signal combination unit 1 receives a signal CTL as shown in FIG. 4 (b) by an address transition detection pulse ATD as shown in FIG. 4 (a) and a memory cell as shown in FIG. 4 (c). When the block select signal MCB is input, the NAND gate NA1 is combined, and the level is inverted through the inverter IN1 to delay the equalization signal EQ as shown in FIG. Output to the bit line pull-up control unit 3 and the bit line and invert the equalization signal EQ through the inverter IN6 ) Is output to the output buffer 4.
여기서, 어드레스 천이 검출 펄스(ATD)는 비트 라인(BIT)()의 프리 챠지 신호(PE)와 등화 신호(EQ)를 발생시키기 위한 기준 신호이다.Here, the address transition detection pulse ATD is a bit line BIT ( It is a reference signal for generating the precharge signal PE and the equalization signal EQ.
이때, 지연부(2)는 신호 조합부(1)의 저전위인 등화 신호(EQ)가 반전기(IN2-IN4)를 순차적으로 통해 지연되고 있을 경우 신호 조합부(1)의 저전위인 등화 신호(EQ)가 일측 단자에 입력된 낸드게이트(NA2)가 고전위인 신호(DEQ)를 출력하므로 출력 버퍼(4)의 피모스 트랜지스터(PM11)가 턴오프 상태가 되고 상기 지연 신호(DEQ)를 반전기(IN5)를 통해 저전위로 출력하므로 비트 라인 풀업 제어부(3)의 피모스 트랜지스터(PM12)(PM13)이 턴온 상태가 된다.In this case, the delay unit 2 is a low potential equalization signal of the signal combination unit 1 when the equalization signal EQ of the low potential of the signal combination unit 1 is sequentially delayed through the inverters IN2-IN4. Since the NAND gate NA2 inputted to one terminal outputs the signal DEQ having a high potential, the PMOS transistor PM11 of the output buffer 4 is turned off and the delay signal DEQ is inverted. The PMOS transistors PM12 and PM13 of the bit line pull-up control unit 3 are turned on because they are output at low potential through IN5.
그리고, 비트 라인 풀업 제어부(3)는 신호 조합부(1)의 저전위인 등화 신호(EQ)를 입력받아 엔모스 트랜지스터(NM11)가 턴오프 상태가 되고 출력 버퍼(4)는 상기 신호 조합부(1)의 고전위인 등화 반전 신호()에 의하여 엔모스 트랜지스터(NM12)가 턴온되어진다.The bit line pull-up control unit 3 receives the equalization signal EQ, which is the low potential of the signal combination unit 1, and the NMOS transistor NM11 is turned off, and the output buffer 4 has the signal combination unit ( Equalization inversion signal (1) ), The NMOS transistor NM12 is turned on.
이에 따라, 출력 버퍼(4)에서 저전위인 프리 챠지 신호(PE)가 출력되고 신호 조합부(1)에서 저전위인 등화 신호(EQ)가 출력되므로 메모리 셀의 비트 라인에 접속된 피모스 트랜지스터(PM14-PM16)가 턴온되어 비트 라인(BIT)()이 프리 챠지 및 등화가 동시에 수행되어진다.Accordingly, since the precharge signal PE having a low potential is output from the output buffer 4 and the equalization signal EQ having a low potential is output from the signal combination unit 1, the PMOS transistor PM14 connected to the bit line of the memory cell. -PM16) is turned on so that the bit line (BIT) ( This precharge and equalization are performed simultaneously.
따라서, 비트 라인(BIT)()은 제4도(g)에 도시된 바와 같이 동일한 레벨을 유지하게 된다.Therefore, bit line (BIT) ( ) Maintains the same level as shown in FIG.
이 후, 어드레스 천이 검출 펄스(ATD)에 의한 비트 라인 풀업 제어 펄스(CTL)가 고전위가 될 때 신호 조합부(1)는 고전위인 등화 신호(EQ)와 저전위인 등화 반전 신호()를 출력하고 지연부(2)는 상기 고전위인 등화 신호(EQ)가 일측 단자에 인가된 낸드게이트(NA2)의 타측 단자에 반전기(IN2-IN4)를 통해 소정 시간 지연된 고전위 신호가 출력되므로 상기 낸드게이트(NA2)는 제4도(e)와 같이 소정 시간동안 저전위인 지연 신호(DEQ)를 출력하게 되고 그 저전위인 지연 신호(DEQ)는 반전기(IN5)에서 고전위 신호()로 반전되어진다.Subsequently, when the bit line pull-up control pulse CTL by the address transition detection pulse ADT becomes high potential, the signal combination unit 1 performs the high potential equalization signal EQ and the low potential equalization inversion signal ( The delay unit 2 outputs a high potential signal delayed by a predetermined time through the inverter IN2-IN4 to the other terminal of the NAND gate NA2 to which the high potential equalization signal EQ is applied to one terminal. Therefore, the NAND gate NA2 outputs a low potential delay signal DEQ for a predetermined time as shown in FIG. 4E, and the low potential delay signal DEQ is a high potential signal at the inverter IN5. Is reversed.
이때, 지연부(2)의 저전위인 지연 신호(DEQ)가 입력된 출력 버퍼(4)는 피모스 트랜지스터(PM11)가 턴온되고 상기 지연부(2)의고전위 신호()가 입력된 비트 라인 풀업 제어부(3)는 피모스 트랜지스터(PM12)(PM13)가 턴오프되어진다.At this time, the output buffer 4 to which the delay signal DEQ, which is the low potential of the delay unit 2, is input, the PMOS transistor PM11 is turned on and the high potential signal of the delay unit 2 ( The PMOS transistors PM12 and PM13 are turned off.
그리고, 신호 조합부(1)의 고전위인 등화 신호(EQ)가 입력된 비트 라인 풀업 제어부(3)는 엔모스 트랜지스터(NM11)가 턴온되고 상기 신호 조합부(1)의 저전위인 등화 반전 신호()가 입력된 출력 버퍼(4)는 엔모스 트랜지스터(NM12)가 턴오프되어진다.In addition, the bit line pull-up control unit 3 to which the equalization signal EQ, which is the high potential of the signal combination unit 1, is input, the equalization inversion signal (NMOS 11) is turned on and the low potential of the signal combination unit 1 is reduced. NMOS transistor NM12 is turned off.
이에 따라, 출력 버퍼(4)에서 제4도(f)와 같이 고전위인 프리챠지 신호(PE)를 출력하고 신호 조합부(1)에서 고전위인 등화 신호(EQ)가 출력되므로 메모리 셀의 비트 라인에 접속된 피모스 트랜지스터(PM14-PM16)가 턴오프되어 비트 라인(BIT)()은 제4도(g)와 같은 레벨을 유지하게 된다.Accordingly, the bit line of the memory cell is output from the output buffer 4 by outputting the high-charge precharge signal PE as shown in FIG. 4 (f) and by the signal combination part 1 by the high-potential equalization signal EQ. The PMOS transistors PM14-PM16 connected to the turn-off bit line BIT ) Maintains the same level as in FIG.
즉, 비트 라인(BIT)()에 접속된 피모스 트랜지스터(PM14)(PM15)의 게이트 전위를 셀의 데이타가 엑세스되는 순간부터 일정 시간동안 고전위로 유지하므로써 상기 비트 라인(BIT)()에 전류를 공급하는 소스를 차단하여 완전히 플로팅(Floating) 상태로 동작하게 한다.That is, bit line (BIT) ( The gate potential of the PMOS transistors PM14 and PM15 connected to the PMOS transistors PM14 and PM15 is maintained at a high potential for a predetermined time from the moment the data of the cell is accessed. It cuts off the source supplying the current and operates in a completely floating state.
한편, 셀의 데이타가 엑서스되는 순간부터 일정 시간이 경과하여 지연부(2)가 낸드게이트(NA2)에서 고전위인 신호(DEQ)를 출력하고 이 고전위 신호(DEQ)를 반전기(IN5)에서 저전위로 반전시키면 상기 고전위 신호(DEQ)가 입력된 출력 버퍼(4)는 피모스 트랜지스터(PM11)가 턴오프되고 상기 반전기(IN5)의 저전위 신호가 입력된 비트 라인 풀업 제어부(3)는 피모스 트랜지스터(PM12)(PM13)가 턴온되어진다.On the other hand, after a certain time has elapsed since the data of the cell is accessed, the delay unit 2 outputs a high-potential signal DEQ from the NAND gate NA2 and converts the high-potential signal DEQ from the inverter IN5. When inverting to the low potential, the output buffer 4 to which the high potential signal DEQ is input has the bit line pull-up control unit 3 to which the PMOS transistor PM11 is turned off and the low potential signal of the inverter IN5 is input. PMOS transistors PM12 and PM13 are turned on.
이때, 비트 라인 풀업 제어부(3)는 신호 조합부(1)의 고전위인 등호 신호(EQ)에 의하여 엔모스 트랜지스터(NM11)가 턴온 상태를 유지하고 출력 버퍼(4)는 상기 신호 조합부(1)의 저전위인 등화 반전 신호()에 의하여 엔모스 트랜지스터(NM12)가 턴오프됨과 아울러 지연부(2)의 고전위 신호(DEQ)에 피모스 트랜지스터(PM11)가 턴오프되어진다.At this time, the bit line pull-up control unit 3 maintains the NMOS transistor NM11 turned on by the equal sign signal EQ, which is the high potential of the signal combination unit 1, and the output buffer 4 maintains the signal combination unit 1. Equalization inversion signal () ), The NMOS transistor NM12 is turned off, and the PMOS transistor PM11 is turned off to the high potential signal DEQ of the delay unit 2.
이에 따라, 출력 버퍼(4)의 피모스 트랜지스터(PM11) 및 엔모스 트랜지스터(NM12)가 턴오프 상태일 때 비트 라인 풀업 제어부(3)는 엔모스 트랜지스터(NM11) 및 피모스 트랜지스터(PM12)(PM13)가 동시에 턴온되므로 비트 라인(BIT)()에 접속된 피모스 트랜지스터(PM14)(PM15)의 게이트 전위(PE)가 제4도(f)와 같이 전압(Vcc)의 약 1/2 근처가 되어 비트 라인(BIT)()은 더 이상의 레벨 차가 발생하지 않는다.Accordingly, when the PMOS transistor PM11 and the NMOS transistor NM12 of the output buffer 4 are turned off, the bit line pull-up control unit 3 performs the NMOS transistor NM11 and the PMOS transistor PM12 ( PM13) turns on at the same time so that the bit line (BIT) ( The gate potential PE of the PMOS transistors PM14 and PM15 connected to the P1 is near about 1/2 of the voltage Vcc as shown in FIG. ) No more level difference occurs.
여기서, 비트 라인 풀업 제어부(3)에서 출력되는 프리 챠지 신호(PE)의 레벨은 엔모프 트랜지스터(NM11) 및 피모스 트랜지스터(PM12)(PM13)의 저항비에 의하여 결정된다.Here, the level of the precharge signal PE output from the bit line pull-up control unit 3 is determined by the resistance ratio of the enmorph transistor NM11 and the PMOS transistor PM12 and PM13.
즉, 본 발명은 종래와 비교하였을 때 제5도에 도시한 바와 같이 비트 라인 풀업 제어부(3)에 의하여 비트 라인(BIT)()의 플로팅(Floating) 및 일정 로딩 상태를 자유롭게 구현할 수 있으므로 비트 라인(BIT)()을 다시 프리 챠지와 등화 동작을 수행시킬 때 시간을 단축할 수 있다.That is, the present invention uses the bit line pull-up control unit 3 as shown in FIG. Floating and constant loading states can be freely implemented. This time can be shortened when the precharge and equalization operations are performed again.
상기에서 상세히 설명한 바와 같이 본 발명은 비트 라인의 플로팅(Floating) 및 일정 로딩 상태를 자유롭게 구현할 수 있으므로 메모리 셀의 데이타 레벨이 충분히 크게 되면 다시 일정 레벨로 유지시킴에 의하여 메로리 셀의 데이타를 고속으로 읽을 수 있어 시스템의 고속 처리가 가능하게 되는 효과가 있다.As described in detail above, the present invention can freely implement a floating and constant loading state of a bit line, so that when the data level of the memory cell is large enough, the data of the memory cell is read at high speed by maintaining it again at a constant level. It is possible to achieve high speed processing of the system.
Claims (5)
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