KR0141182B1 - Panel driving circuit of liquid crystal display device - Google Patents

Panel driving circuit of liquid crystal display device

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KR0141182B1 KR1019940029598A KR19940029598A KR0141182B1 KR 0141182 B1 KR0141182 B1 KR 0141182B1 KR 1019940029598 A KR1019940029598 A KR 1019940029598A KR 19940029598 A KR19940029598 A KR 19940029598A KR 0141182 B1 KR0141182 B1 KR 0141182B1
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Abstract

액정표시장치의 패널 구동회로를 공개한다. 그 회로는 구동 제어 클럭신호, 데이타 신호 및 반전된 데이타 신호에 응답하여 제1, 2, 3, 4전압레벨을 선택적으로 출력하도록 그 구동제어 클럭신호를 버퍼링하는 제1 및 제2인버터와 스위치 회로 및 이를 구동하기 위한 스위치 구동회로를 구비한다. 이때, 그 스위치 구동회로는 그 데이타 신호 및 반전된 데이타 신호에 응답하여 또한 그 제1,2인버터의 각 출력신호에 응답하여 스위치 회로에 제어신호를 인가하여 그 제1,2,3,4전압레벨을 출력단자를 통해 출력하게 된다.A panel driving circuit of a liquid crystal display device is disclosed. The circuit includes first and second inverter and switch circuits for buffering the drive control clock signal to selectively output first, second, third, and fourth voltage levels in response to the drive control clock signal, the data signal, and the inverted data signal. And a switch driving circuit for driving the switch. At this time, the switch driving circuit applies a control signal to the switch circuit in response to the data signal and the inverted data signal and in response to each output signal of the first and second inverters, thereby providing the first, second, third and fourth voltages. The level is output through the output terminal.

Description

액정표시장치의 패녈 구동회로Pattern driving circuit of liquid crystal display

제1도는 종래의 액정표시장치의 패널 구동회로를 설명하기 위한 회로도이다.1 is a circuit diagram for explaining a panel driving circuit of a conventional liquid crystal display device.

제2도는 본 발명에 의한 액정표시장치의 패널 구동회로를 설명하기 위한 회로도이다.2 is a circuit diagram for explaining a panel driving circuit of the liquid crystal display device according to the present invention.

제3도는 제2도에 나타낸 본 발명에 의한 액정표시장치의 패널 구동회로의 다른 실시예를 설명하기 위한 회로도이다.FIG. 3 is a circuit diagram for explaining another embodiment of the panel driving circuit of the liquid crystal display device according to the present invention shown in FIG.

본 발명은 액정표시장치에 관한 것으로, 특히 회로를 단순화하여 IC화시 칩면적을 줄이면서 관통전류를 방지할 수 있는 액정표시장치의 패널 구동회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a panel driving circuit of a liquid crystal display device capable of preventing through-current while simplifying a circuit to reduce chip area during ICization.

일번적으로, 액정표시장치는 특성상 저전력 및 소형화가 가능하다는 잇점으로 인해 휴대용 퍼스넬컴퓨터 혹은 휴대용 워드프로세서에 특히 많이 이용되는 화면표시장치이다. 특히, 액정표시장치의 액정표시패널로는 휴대용 퍼스컴 또는 퍼스널 워드프로세서에 이용되는 중대형 단순 도트 매트릭스형 액정표시 패널 및 휴대용 컬러 TV또는 각종 소형 모니터에 이용되는 박막 트랜지스터-액정표시(TFT-LCD: thin film transister) 패널이 있다. 또한 액정표시패널을 구동하기 위한 구동회로와 이를 제어하는 제어회로를 포함한다. 따라서, 액정표시장치의 패널 구동회로는 패널의 기설정된 수의 각 세그먼트를 구동할 수 있도록 그에 대응되는 수의 출력핀을 가지며, 각 출력핀에는 각기 세그먼트 구동부가 결합된다. 이때, 세그먼트 구동부는 데이타 신호와 구동제어 클럭신호에 응답하여 4개의 세그먼트 구동용 전압레벨중의 하나를 출력핀이 결합하게 된다.The liquid crystal display is a screen display device which is particularly used in a portable personal computer or a portable word processor due to its low power and small size. In particular, the liquid crystal display panel of the liquid crystal display device is a thin-film transistor-liquid crystal display (TFT-LCD) used for medium-large and simple dot matrix liquid crystal display panels used in portable personal computers or personal word processors, and portable color TVs or various small monitors. film transister) panel. In addition, it includes a driving circuit for driving the liquid crystal display panel and a control circuit for controlling the same. Therefore, the panel driving circuit of the liquid crystal display device has a corresponding number of output pins so as to drive a predetermined number of segments of the panel, and each segment driving unit is coupled to each output pin. In this case, the segment driving unit couples one of the four segment driving voltage levels to the output pin in response to the data signal and the driving control clock signal.

종래의 액정표시장치의 패널 구동회로를 제1도를 참조하여 설명하면 다음과 같다.The panel driving circuit of the conventional liquid crystal display device will be described with reference to FIG.

제1도는 종래의 액정표시장치의 패널 구동회로를 도시한 것으로, 데이타 신호(D) 및 구동 제어 클럭신(M)을 입력받아 이를 레벨 시프트하는 레벨 시프터(10, 20)와 레벨 시프터(10)을 통해 출력되는 신호를 버퍼링하기 위한 인버터들(IN1, IN2)과 스위치회로(40)를 구동하기 위한 스위치 구동회로(30)로 구성되어 상기 데이타 신호(D) 및 구동 제어 클럭신호(M)에 응답하여 4개의 전압레벨(V0, V1, V4, V5)중 하나를 선택 출력한다.FIG. 1 illustrates a panel driving circuit of a conventional liquid crystal display device, wherein the level shifters 10 and 20 and the level shifter 10 receive a data signal D and a driving control clock signal M and level shift them. Inverters IN1 and IN2 for buffering the signal output through the switch and the switch driving circuit 30 for driving the switch circuit 40 to the data signal (D) and the drive control clock signal (M) In response, one of four voltage levels V0, V1, V4, and V5 is selectively outputted.

이때, 스위치 구동회로(30)는 부정 논리곱회로(NAND1, NAND2)와 부정 논리합회로(NOR1, NOR2)로 구성되어 있다. 따라서, 구동 제어 클럭신호(M)는 레벨 시프터(10)을 통해 레벨 시프트되고 이어서, 인버터(IN1)를 통해 구동 제어 클러신호(M)는 반저되어 부정 논리곱회로(NAND2) 및 부정 논리합회로(NOR1)에 전달된다. 또한, 상기 반전된 구동 제어 클럭신호(M)는 인버터(IN2)를 통해 재반전되어 부정 논리곱회로(NAND1) 및 부정 논리합회로(NOR2)에 전달된다. 한편, 데이타 신호(D)는 레벨 시프터(20)을 통해 레벨 시프트되고 이어서, 노드(N1)를 통해 비반전 신호가 부정 논리곱회로(NAND1) 및 부정 논리합회로(NOR1)에 전달되고, 노드(N2)를 통해 반전된 신호는 부정 논리곱회로(NAND2) 및 부정 논리합회로(NOR2)에 전잘된다. 이때, 스위치회로(40)는 금속 산호물 반도체 전계효과 트랜지스터(이하, 모스)로서 피모스(PM1, PM2) 및 엔모스(NM1, NM2)로 구성되어 스위치 구동회로(30)의 제어에 응답하여 4개의 전압레벨(V0, V1, V4, V5)중 하나를 출력 단자 42를 통해 출력한다.At this time, the switch driving circuit 30 is composed of negative AND circuits NAND1 and NAND2 and negative AND circuits NOR1 and NOR2. Accordingly, the drive control clock signal M is level shifted through the level shifter 10, and then the drive control clock signal M is half-lowed through the inverter IN1 to negate the AND circuit NAND2 and the NOR circuit ( NOR1). In addition, the inverted driving control clock signal M is inverted through the inverter IN2 and transferred to the negative AND circuit NAND1 and the negative OR circuit NOR2. On the other hand, the data signal D is level shifted through the level shifter 20, and then a non-inverted signal is transmitted to the negative AND circuit NAND1 and the negative OR circuit NOR1 through the node N1, and the node ( The signal inverted through N2) is best transmitted to the negative AND circuit NAND2 and the negative OR circuit NOR2. At this time, the switch circuit 40 is composed of PMOS (PM1, PM2) and NMOS (NM1, NM2) as the metal coral semiconductor field effect transistor (hereinafter, referred to as MOS) in response to the control of the switch driving circuit 30. One of four voltage levels V0, V1, V4, V5 is output through the output terminal 42.

따라서, 종래의 액정표시장치의 패널 구동회로는 논리회로로 구성되어 있어서, 전자기기의 소형화 박형화에 적합한 슬림(Slim)형의 액정표시장치를 위한 집적회로를 만드는데 칩면적을 크게 차지한다는 문제점이 있었다.Therefore, since the panel driving circuit of the conventional liquid crystal display device is composed of a logic circuit, there is a problem in that it takes up a large chip area in making an integrated circuit for a slim liquid crystal display device suitable for miniaturization and thinning of electronic devices. .

따라서, 본 발명의 목적을 회로를 단순화하고 관통전류를 방지하는 액정표시장치의 패널 구동회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a panel driving circuit of a liquid crystal display device which simplifies a circuit and prevents a through current.

상술한 본 발명의 목적을 달성하기 위하여 본 발명에 의한 액정표시장치의 패널 구동회로는 구동 제어 클럭신호, 데이타 신호 및 반전된 데이타 신호에 응답하여 제1, 2, 3, 4전압레벨을 선택적으로 출력하도록 스위치 구동수단과스위치 수단을 포함하는 액정표시장치의 패널 구동회로에 있어서, 상기 구동 제어 클럭신호를 입력받아 버퍼링하는 직렬 연결된 제 1 및 제2인버터수단과, 상기 스위치 구동수단은 상기 데이타 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인이 제1제어단자에 연결되는 제1피모스와, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 소오스는 상기 제1제어단자에 연결되고 드레인은 제2제어단자에 연결되는 제2피모스와, 상기 데이타 신호를 게이트 입력으로 하고 드레인이 상기 제2제어단자에 연결되고 소오스는 접지되는 제1엔모스와, 상기 반전된 데이타 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인이 제3제어단자에 연결되는 제3피모스와, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제3제어단자에 연결되고 소오스는 제4제어단자에 연결되는 제2엔모스와, 상기 반전된 데이타 신호를 게이트 입력으로 하고 드레인이 상기 제4제어단자에 연결되고 소오스는 접지되는 제3엔모스와, 상기 제2인버터수단의 출력 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인은 상기 제1제어단자에 연결되는 제4피모스와, 상기 제 1인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제2제어단자에 연결되고 소오스는 접지되는 제4엔모스와, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인은 상기 제3제어단자에 연결되는 제5피모스와, 상기 제2인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제4제어단자에 연결되고 소오스는 접지되는 제5엔모스를 구비하고 상기 스위치 수단은 상기 제1제어단자를 게이트 입력으로 하고 제1전압레벨을 소오스 입력으로 하고 드레인은 출력단자에 연결되는 제6피모스와, 상기 제2제어단자가 게이트에 연결되고 드레인이 상기 출력단자에 연결되고 상기 제2전압레벨을 소오스 입력으로 하는 제 6엔모스와, 상기 제3제어단자를 게이트 입력으로 하고 상기 제3전압레벨을 소오스 입력으로 하고 드레인은 상기 출력단자에 연결되는 제7피모스와, 상기 제4제어단자를 게이트 입력으로 하고 드레인이 상기 출력단자에 연결되고 상기 제4전압레벨을 소오스 입력으로 하는 제7엔모스를 구비한 것을 특징으로 한다.In order to achieve the above object of the present invention, the panel driving circuit of the liquid crystal display according to the present invention selectively selects the first, second, third and fourth voltage levels in response to the driving control clock signal, the data signal and the inverted data signal. A panel driving circuit of a liquid crystal display device comprising a switch driving means and a switch means for outputting, the panel driving circuit comprising: first and second inverter means connected in series for receiving and buffering the driving control clock signal, and the switch driving means being the data signal. Is a gate input, a power supply voltage is a source input, a first PMOS having a drain connected to a first control terminal, an output signal of the first inverter means as a gate input, and a source connected to the first control terminal and drained. Is a second PMOS connected to a second control terminal, the data signal is a gate input, and a drain is connected to the second control terminal. A first PMOS connected to the ground and a source, a third PMOS having the inverted data signal as a gate input, a power supply voltage as a source input, and a drain connected to a third control terminal; and an output of the first inverter means. A second NMOS connected to a third control terminal and a source connected to a third control terminal, and a source connected to a fourth control terminal, a source connected to the fourth control terminal, and a drain connected to the fourth control terminal. And a third NMOS of which the source is grounded, the fourth PMOS connected to the first control terminal with the output signal of the second inverter means as the gate input, the power voltage as the source input, and the drain connected to the first control terminal, and the first inverter. A fourth NMOS having an output signal of the means as a gate input, a drain connected to the second control terminal, and a source grounded; and an output signal of the first inverter means. Is the gate input, the power supply voltage is the source input, and the drain is the fifth PMOS connected to the third control terminal, the output signal of the second inverter means is the gate input, and the drain is connected to the fourth control terminal. A source having a fifth NMOS grounded, said switch means having a sixth PMOS connected to said first control terminal as a gate input, a first voltage level as a source input, and a drain connected to an output terminal; A sixth NMOS having a terminal connected to the gate, a drain connected to the output terminal, and the second voltage level being the source input; the third control terminal being the gate input; and the third voltage level being the source input. The drain is the seventh PMOS connected to the output terminal, the fourth control terminal as a gate input and the drain is connected to the output terminal Group and the fourth voltage level, characterized in that it includes a seventh NMOS to the source type.

이하, 첨부된 도면을 참조하여 본 발명에 의한 액정표시장치의 패널 구동회로를 상세히 설명하고자 한다.Hereinafter, a panel driving circuit of a liquid crystal display according to the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 액정표시장치의 패널 구동회로의 구성을 설명하기 위한 회로도를 도시한 것이다.2 is a circuit diagram for explaining the configuration of the panel driving circuit of the liquid crystal display device according to the present invention.

제2도의 본 발명에 의한 액정표시장치의 패널 구동회로는 데이타 신호(D) 및 구동 제어 클럭신호(M)을 입력받아 이를 레벨 시프트하는 레벨 시프터(50, 60)와 레벨 시프터(50)을 통해 출력되는 신호를 버퍼링하기 위한 인버터들(IN3, IN4)와 스위치회로(80)를 구동하기 위한 스위치 구동회로(70)로 구성되어 상기 데이타 신호(D) 및 구동 제어 클럭신호(M)에 응답하여 4개의 전압레벨(V0, V1, V4, V5)중 하나를 선택 출력한다.The panel driving circuit of the liquid crystal display according to the present invention of FIG. 2 receives the data signal D and the driving control clock signal M through level shifters 50 and 60 and a level shifter 50 for level shifting them. Inverters IN3 and IN4 for buffering the output signal and a switch driving circuit 70 for driving the switch circuit 80 are configured in response to the data signal D and the driving control clock signal M. One of four voltage levels V0, V1, V4, and V5 is selectively outputted.

이때, 스위치 구동회로(70)는 피모스들(PM5, PM6, PM7, PM8, PM9) 및 엔모스(NM5, NM6, NM7, NM8, NM9)로 구성되어, 피모스(PM7)의 게이트는 노드 n3에 연결되고, 그 소오스는 전원전압(Vcc)측에 연결되고, 그 드레인은 피모스(PM8)의 소오스와 결합되어 노드 n5에 연결된다. 피모스(PM8)의 게이트는 인버터(IN3)의 출력 즉, 노드 n6에 연결되고, 그 드레인은 엔모스(NM7)의 드레인과 결합되어 노드 n7에 연결된다. 엔모스(NM7)의 게이트는 노드 n3에 연결되고, 그 소오스는 접지된다. 피모스(PM9)의 게이트는 노드 n4와 연결되고, 그 드레인은 전원전압(Vcc)측과 연결되고, 그 소오스는 엔모스(NM8)의 드레인과 결합하여 노드 n8에 연결된다. 엔모스(NM8)의 게이트는 노드 n6에 연결되고, 그 소오스는 엔모스(NM9)의 드레인과 결합하여 노드 n9에 연결된다. 엔모스(NM9)의 게이트는 노드 n4에 연결되고, 그 소오스는 접지된다. 피모스(PM5)의 게이트는 노드 n10에 연결되고, 그 소오스는 전원전압(Vcc)측에 연결되고, 그 드레인은 노드 n5에 연결된다. 엔모스(NM5)의 게이트는 노드 n6에 연결되고, 그 드레인은 노드 n7에 연결되고, 그 소오스는 접지된다. 피모스(PM6)의 게이트는 노드 n6에 연결되고, 그 소오스는 전원전압(Vcc)측에 연결되고, 그 드레인은 노드 n8에 연결된다. 엔모스(NM6)의 게이트는 노드 n10에 연결되고, 그 드레인은 노드 n9에 연결되고, 그 소오스는 접지된다.At this time, the switch driving circuit 70 is composed of PMOS (PM5, PM6, PM7, PM8, PM9) and NMOS (NM5, NM6, NM7, NM8, NM9), the gate of the PMOS (PM7) node It is connected to n3, the source is connected to the power supply voltage (Vcc) side, the drain is coupled to the source of the PMOS (PM8) is connected to the node n5. The gate of PMOS PM8 is connected to the output of inverter IN3, that is, node n6, and its drain is coupled to the drain of NMOS NM7 and connected to node n7. The gate of NMOS NM7 is connected to node n3, and its source is grounded. The gate of PMOS PM9 is connected to the node n4, the drain thereof is connected to the power supply voltage Vcc side, and the source thereof is coupled to the node n8 in combination with the drain of the NMOS NM8. A gate of NMOS NM8 is connected to node n6, and its source is coupled to node n9 in conjunction with a drain of NMOS NM9. The gate of NMOS NM9 is connected to node n4, and its source is grounded. The gate of PMOS PM5 is connected to node n10, its source is connected to the power supply voltage Vcc side, and its drain is connected to node n5. The gate of NMOS NM5 is connected to node n6, its drain is connected to node n7, and its source is grounded. The gate of PMOS PM6 is connected to node n6, its source is connected to the power supply voltage Vcc side, and its drain is connected to node n8. The gate of NMOS NM6 is connected to node n10, its drain is connected to node n9, and its source is grounded.

스위치회로(80)는 피모스들(PM3, PM4) 및 엔모스들(NM3, NM4)로 구성되어, 피모스(PM3)의 게이트는 노드 n5에 연결되고, 그 소오스는 전압레벨(V0)측에 연결되고, 그 드레인은 엔모스(NM3)의 드레인과 결합하여 출력단자 85에 연결된다. 엔모스(NM3)의 게이트는 노드 n7에 연결되고, 그 소오스는 전압레벨측(V4)에 연결된다. 피모스(PM4)의 게이트는 노드 n8에 연결되고, 그 소오스는 전압레벨(V1)측에 연결되고, 그 드레인은 엔모스(NM4)와 결합되어 출력단자 85에 연결된다. 엔모스(NM4)의 게이트는 노드 n9에 연결되고, 그 소오스는 전압레벨(V5)측에 연결된다.The switch circuit 80 includes PMOSs PM3 and PM4 and NMOSs NM3 and NM4, the gate of the PMOS PM3 is connected to the node n5, and the source thereof is at the voltage level V0 side. The drain is coupled to the output terminal 85 in combination with the drain of NMOS3. The gate of NMOS NM3 is connected to node n7, and its source is connected to the voltage level side V4. The gate of PMOS PM4 is connected to node n8, its source is connected to the voltage level V1 side, and its drain is coupled to NMOS NM4 and connected to output terminal 85. The gate of NMOS NM4 is connected to node n9, and its source is connected to the voltage level V5 side.

표 1Table 1

상기 구성을 통한 동작 성명을 상기 표 1을 통해 입력 레벨에 따른 각 노드의 신호 레벨 및 츌력 레벨을 알아보면 다음과 같다.The operation statement through the above configuration is as follows. Table 1 shows the signal level and output level of each node according to the input level.

먼저, 구동 제어 클럭신호(M)의 전압이 '하이'레벨(디지탈적으로 'H' 혹은 '1')이고, 데이타 신호(D)의 전압이 '로우'레벨(디지탈적으로 'L' 혹은 '0')일때의 동작은 다음과 같다.First, the voltage of the driving control clock signal M is at the 'high' level (digitally 'H' or '1'), and the voltage of the data signal D is at the 'low' level (digitally 'L' or '0') is as follows.

구동 제어 클럭신호(M)가 'H'이면 레벨 시프터(50)을 통해 레벨 시프트되고 이어서, 인버터(IN3)를 통해 반전된 노드 n6의 신호는 'L'이 되고 인버터(IN4)를 통해 다시 반전되어 노드 n10은 'H'가 된다. 따라서, 피모스(PM6, PM8)와 엔모스(NM6)는 턴온(Turn on)되고 반면에 엔모스(NM5, NM8)와 피모스(PM5)는 턴오프(Turn off)된다. 또한 데이타 신호(D)가 'L'이면 레벨 시프터(60)을 통해 레벨 시트르되어 노드 n3은 'L'이 되고 노드 n4는 'H'가 된다. 따라서, 피모스(PM7)와 엔모스(NM9)는 턴온되고 피모스(PM9)와 엔모스(NM7)는 턴오프된다. 그러므로, 노드 n5와 노드 n7은 전원전압(Vcc)즉, 'H'가 되고, 노드 n8은 피모스(PM6)에 의해 전원전압(Vcc) 즉, 'H'가 되고, 노드 n9는 엔모스(NM9)에 의해 'L'이 된다. 따라서, 엔모스(NM3)가 턴온되어 출력단자 85는 전압레벨(V4)가 출력된다.If the drive control clock signal M is 'H', the level shifter 50 is level shifted, and then the signal of the node n6 inverted through the inverter IN3 becomes 'L' and inverted again through the inverter IN4. Node n10 becomes 'H'. Thus, PMOS PM6 and PM8 and NMOS 6 are turned on while EnMOS NM5 and NM8 and PMOS PM5 are turned off. In addition, when the data signal D is 'L', the level is shifted through the level shifter 60 so that the node n3 becomes 'L' and the node n4 becomes 'H'. Therefore, PMOS PM7 and NMOS NM9 are turned on, and PMOS PM9 and NMOS NM7 are turned off. Therefore, node n5 and node n7 become the power supply voltage Vcc, that is, 'H', and node n8 becomes the power supply voltage Vcc, that is, 'H' by PMOS PM6, and node n9 becomes the NMOS (NMOS). NM9) becomes 'L'. Accordingly, the NMOS NM3 is turned on so that the output terminal 85 outputs the voltage level V4.

구동 제어 클럭신호(M)의 전압이 '하이'레벨이고, 데이타 신호(D)의 전압이 '하이'레벨일때의 동작은 다음과 같다.The operation when the voltage of the driving control clock signal M is 'high' level and the voltage of the data signal D is 'high' level is as follows.

구동 제어 클럭신호(M)가 'H'이면 레벨 시프터(50)을 통해 레벨 시프트되고 이어서, 인버터(IN3)를 통해 반전된 노드 n6의 신호는 'L'이 되고 인버터(IN4)를 통해 다시 반전되어 노드 n10은 'H'가 된다. 따라서, 피모스(PM6, PM,8)와 엔모스(NM6)은 턴온(Turn on)되고 반면에 엔모스(NM5, NM8)와 피모스(PM5)는 턴오프(Turn off)된다. 또한, 데이타 신호(D)가 'H'이면 레벨 시프터(60)을 통해 레벨 시프트되어 노드 n3은 'H'이 되고 노드 n4는 'L'가 된다. 따라서, 피모스(PM9)와 엔모스(NM7)는 턴온되고 반면에 피모스(PM7)와 엔모스(NM9)는 턴오프된다. 그러므로, 노드 n5와 노드 n7은 접지전압 즉, 'L'가 되고, 노드 n8은 피모스(PM6, PM9)에 의해 전원전압(Vcc) 즉, 'H' 가 되고, 노드 n9는 엔모스(NM6)에 의해 'L'이 된다. 따라서, 피모스(PM3)가 턴온되어 출력단자 85는 전압레벨(V0)가 출력된다.If the drive control clock signal M is 'H', the level shifter 50 is level shifted, and then the signal of the node n6 inverted through the inverter IN3 becomes 'L' and inverted again through the inverter IN4. Node n10 becomes 'H'. Accordingly, PMOS (PM6, PM, 8) and NMOS (NM6) are turned on, while NMOS (NM5, NM8) and PMOS (PM5) are turned off. In addition, when the data signal D is 'H', the level shifter 60 is level shifted so that the node n3 becomes 'H' and the node n4 becomes 'L'. Accordingly, PMOS PM9 and NMOS 7 are turned on while PMOS PM7 and NMOS NM9 are turned off. Therefore, node n5 and node n7 become the ground voltage, that is, 'L', node n8 becomes the power supply voltage Vcc, that is, 'H' by PMOS (PM6, PM9), and node n9 becomes NMOS (NM6). ) Becomes 'L'. Accordingly, the PMOS PM3 is turned on so that the output terminal 85 outputs the voltage level V0.

구동 제어 클럭신호(M)의 전압이 '로우'레벨이고, 데이타 신호(D)의 전압이 '하이'레벨일때의 동작은 다음과 같다.The operation when the voltage of the driving control clock signal M is 'low' level and the voltage of the data signal D is 'high' level is as follows.

구동 제어 클럭신호(M)가 'L'이면 인버터(IN3)를 통해 반전된 노드 n6 의 신호는 'H'이 되고 인버터(IN4)를 통해 다시 반전되어 노드 n10은 'L'가 된다. 따라서, 엔모스(NM5, NM8)와 피모스(PM5)는 턴온되고 반면에 피모스(PM6, PM8)와 엔모스(NM6)는 턴오프된다. 또한 데이타 신호(D)가 'H'이면 레벨 시프터(60)을 통해 레벨 시프트되어 노드 n3은 'H'이 되고 노드 n4는 'L'가 된다. 따라서, 피모스(PM9)와 엔모스(NM7)는 턴온되고 반면에 피모스(PM7)와 엔모스(NM9)는 턴오프된다. 그러므로, 노드 n5는 피모스(PM5)에 의해 전원전압(Vcc) 즉, 'H'가 되고 노드 n7은 엔모스(NM5, NM7)이 턴온되어 접지전압 즉, 'L'가 되고, 노드 n8은 피모스(PM9)에 의해 전원전압(VcC) 즉, 'H'가 되고 노드 n9는 피모스(PM9( 및 엔모스(NM9)에 의해 'H'이 된다. 따라서, 엔모스(NM4)가 턴온되어 출력단자 85는 전압레벨(V5)가 출력된다.When the driving control clock signal M is 'L', the signal of the node n6 inverted through the inverter IN3 becomes 'H' and the node n10 becomes 'L' again through the inverter IN4. Accordingly, the NMOSs NM5 and NM8 and the PMOS PM5 are turned on, while the PMOSs PM6 and PM8 and the NMOS 6 are turned off. In addition, when the data signal D is 'H', the level shifter 60 is level shifted so that the node n3 becomes 'H' and the node n4 becomes 'L'. Accordingly, PMOS PM9 and NMOS 7 are turned on while PMOS PM7 and NMOS NM9 are turned off. Therefore, the node n5 becomes the power supply voltage Vcc, that is, 'H' by the PMOS PM5, and the node n7 becomes the ground voltage, that is, 'L', when the NMOSs NM5 and NM7 are turned on. The power supply voltage VcC, i.e., 'H' is caused by PMOS (PM9), and the node n9 is 'H' by PMOS (PM9 (and NMOS 9). Thus, NMOS 4 is turned on). The output terminal 85 outputs the voltage level V5.

구동제어 클럭신호(M)의 전압이 '로우'레벨이고, 데이타 신호(D)의 전압이 '로우'레벨일때의 동작은 다음과 같다.The operation when the voltage of the driving control clock signal M is 'low' level and the voltage of the data signal D is 'low' level is as follows.

구동 제어 클럭신호(M)가 'L'이면 인버터(IN3)를 통해 반전된 노드 n6의 신호는 'H'이 되고 인버터(IN4)를 통해 다시 반전되어 노드 n10은 'L'가 된다. 따라서, 엔모스(NM5, NM8)와 피모스(PM5)는 턴온되고 반면에 피모스(PM6, PM8)와 엔모스(NM6)는 턴오프된다. 또한, 데이타 신호(D)가 'L'이면 레벨 시프터(60)을 통해 레벨 시프트되어 노드 n3은 'L'이 되고 노드 n4는 'H'가 된다. 따라서, 피모스(PM7)와 엔모스(NM9)은 턴온되고 피모스(PM9)와 엔모스(NM7)는 턴오프된다. 그러므로, 노드 n5는 피모스(PM5, PM7)에 의해 전원전압(Vcc) 즉, 'H'가 되고 노드 n7은 엔모스(NM5)이 턴온되어 접지전압 즉, 'L'가 되고, 노드 n8은 엔모스(NM8, NM9)에 의해 접지전압 즉, 'L'가 되고 노드 n9는 엔모스(NM9)에 의해 'L'이 된다. 따라서, 피모스(PM4)가 턴온되어 출력단자 85는 전압레벨(V1)가 출력된다. 따라서, 본 발명에 의한 액정표시장치의 패널 구동회로는 종래의 액정표시장치의 패널 구동회로의 논리회로를 일반적인 모스로 대체함으로써 종래의 16개의 게이트 수를 10개로 줄일수 있다. 또한 피모스(PM8)와 엔모스(NM8)에 의해 전원간의 관통전류를 방지할 수 있다.When the driving control clock signal M is 'L', the signal of the node n6, which is inverted through the inverter IN3, becomes 'H', and the node n10 becomes 'L', which is inverted again through the inverter IN4. Accordingly, the NMOSs NM5 and NM8 and the PMOS PM5 are turned on, while the PMOSs PM6 and PM8 and the NMOS 6 are turned off. Further, when the data signal D is 'L', the level shifter 60 is level shifted so that the node n3 becomes 'L' and the node n4 becomes 'H'. Therefore, PMOS PM7 and NMOS NM9 are turned on, and PMOS PM9 and NMOS NM7 are turned off. Therefore, the node n5 becomes the power supply voltage Vcc, that is, 'H' by the PMOS PM5 and PM7, and the node n7 becomes the ground voltage, that is, 'L' by turning the NMOS NM5 on. The ground voltage, that is, 'L' is caused by the NMOS NM8 and NM9, and the node n9 becomes 'L' by the NMOS NM9. Accordingly, the PMOS PM4 is turned on so that the output terminal 85 outputs the voltage level V1. Therefore, the panel driving circuit of the liquid crystal display device according to the present invention can reduce the number of conventional 16 gates to 10 by replacing the logic circuit of the panel driving circuit of the liquid crystal display device with a general Morse. In addition, the through current between the power supplies can be prevented by the PMOS PM8 and the NMOS NM8.

제3도는 본 발명에 의한 제2도의 액정표시장치의 패널 구동회로의 다른 실시예로서 제2도의 피모스(PM8) 및 엔모스(NM8)가 트랜스미션 게이트(TG1, TG2)로 각각 대체되어 있다. 이때, 트랜스미션 게이트(TG1, TG2)의 각각의 피모스와 엔모스의 게이트는 노드 n6과 노드 n10을 입력으로 하고 있다. 따라서, 노드 n6과 노드 n10은 서로 반전된 전압레벨을 갖으르로 제2도의 액정표시장치의 패널 구동회로와 동일한 동작을 하게 된다.3 shows another embodiment of the panel driving circuit of the liquid crystal display device of FIG. 2 according to the present invention, in which PMOS PM8 and NMOS 8 in FIG. 2 are replaced with transmission gates TG1 and TG2, respectively. At this time, the gates of the PMOS and the NMOS of the transmission gates TG1 and TG2 are inputted with the node n6 and the node n10. Accordingly, the node n6 and the node n10 have the inverted voltage levels so that the node n6 and the node n10 have the same operation as the panel driving circuit of the liquid crystal display of FIG.

이상에 살펴본 바와 같이 본 발명에 의한 액정표시장치의 패널 구동회로는 회로를 단순화시켜 IC화할때 칩면적을 감소시킬뿐만아니라 관통전류를 방지하여 소비전력을 줄일 수 있다는 효과가 있다.As described above, the panel driving circuit of the liquid crystal display device according to the present invention has the effect of reducing the power consumption by preventing the through current as well as reducing the chip area when the IC is simplified and circuitized.

Claims (3)

구동 제어 클럭신호, 데이타 신호 및 반전된 데이타 신호에 응답하여 제1, 2, 3, 4 전압레벨을 선택적으로 출력하도록 스위치 구동수단과 스위치 수단을 포함하는 액정표시장치의 패널 구동회로에 있어서, 상기 구동 제어 클럭신호를 입력받아 버퍼링하는 직렬 연결된 제 1 및 제2인버터수단, 상기 스위치 구동수단은 상기 데이타 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인이 제 1제어단자에 연결되는 제1피모스, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 소오스는 상기 제1제어단자에 연결되고 드레인은 제2제어단자에 연결되는 제2피모스, 상기 데이타 신호를 게이트 입력으로 하고 드레인이 상기 제2제어단자에 연결되고 소오스는 접지되는 제1엔모스, 상기 반전된 데이타 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인이 제3제어단자에 연결되는 제3피모스, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제3제어단자에 연결되고 소오스는 제4제어단자에 연결되는 제 2엔모스, 상기 반전된 데이타 신호를 게이트 입력으로 하고 드레인이 상기 제4제어단자에 연결되고 소오스는 접지되는 제3엔모스, 상기 제2인버터수단의 출력 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인은 상기 제 1제어단자에 연결되는 제4피모스, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제2제어단자에 연결되고 소오스는 접지되는 제4엔모스, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인은 상기 제3제어단자에 연결되는 제5피모스, 상기 제2인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제4제어단자에 연결되고 소오스는 접지되는 제5엔모스를 구비하고 상기 스위치 수단은 상기 제1제어단자를 게이트 입력으로 하고 제1전압레벨을 소오스 입력으로 하고 드레인은 출력단자에 연결되는 제6피모스, 상기 제2제어단자가 게이트에 연결되고 드레인이 상기 출력단자에 연결되고 상기 제2전압레벨을 소오스 입력으로 하는 제6엔모스, 상기 제3제어단자를 게이트 입력으로 하고 상기 제 3전압레벨를 소오스 입력으로 하고 드레인은 상기 출력단자에 연결되는 제7피모스, 상기 제 4제어단자를 게이트 입력으로 하고 드레인이 상기 출력단자에 연결되고 상기 제4전압레벨를 소오스 입력으로 하는 제7엔모스를 구비한 것을 특징으로 하는 액정표시장치의 패널 구동회로.A panel driving circuit of a liquid crystal display device comprising switch driving means and switch means for selectively outputting first, second, third and fourth voltage levels in response to a driving control clock signal, a data signal and an inverted data signal. A first and second inverter means connected in series for receiving and buffering a driving control clock signal, the switch driving means having a data input as a gate input, a source voltage as a source input, and a drain connected to the first control terminal; PMOS, a second PMOS connected to an output signal of the first inverter means, a source connected to the first control terminal, and a drain connected to a second control terminal; A first NMOS connected to the second control terminal and a source grounded, the inverted data signal serving as a gate input, and Is a source input, a third PMOS having a drain connected to the third control terminal, an output signal of the first inverter means as a gate input, a drain connected to the third control terminal, and a source connected to the fourth control terminal. The second NMOS, the inverted data signal as the gate input, the drain connected to the fourth control terminal, and the source is grounded, the third NMOS, the output signal of the second inverter means as the gate input A fourth PMOS connected to the first control terminal, a drain being a gate input, and a drain connected to the second control terminal and the source being grounded. Morse, a fifth coat connected with the output signal of the first inverter means as a gate input, the power supply voltage as a source input, and the drain is connected to the third control terminal. And a fifth NMOS of which an output signal of the second inverter means is a gate input, a drain is connected to the fourth control terminal, and a source is grounded, and the switch means has the first control terminal as a gate input. A sixth PMOS having one voltage level as the source input and the drain being connected to the output terminal, the sixth control terminal being connected to the gate and the drain being connected to the output terminal and the second voltage level being the source input; NMOS, the third control terminal is a gate input, the third voltage level is a source input, the drain is the seventh PMOS connected to the output terminal, the fourth control terminal is a gate input, the drain is the output terminal And a seventh NMOS connected to the fourth voltage level as a source input. 제1항에 있어서, 상기 구동 제어 클럭신호와 상기 데이타 신호를 각각 입력받아 레벨 시프트하는 제1 및 제2레벨 시프터를 더 구비한 것을 특징으로 하는 액정표시장치의 패널 구동회로The panel driving circuit of claim 1, further comprising first and second level shifters configured to receive the driving control clock signal and the data signal, respectively, and perform level shifts. 구동 제어 클럭신호, 데이타 신호 및 반전된 데이타 신호에 응답하여 제1, 2, 3, 4전압레벨을 선택적으로 출력하도록 스위치 구동수단과 스위치 수단을 포함하는 액정표시장치의 패널 구동회로에 있어서, 상기 구동 제어 클럭신호를 입력받아 버퍼링하는 직렬 연결된 제1 및 제2인버터수단, 상기 스위치 구동수단은 상기 데이타 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인이 제1제어단자에 연결되는 제1피모스, 상기 제1인버터수단의 출력 신호를 제2피모스의 게이트 입력으로 하고, 상기 제2인버터수단의 출력신호를 제1엔모스의 게이트 입력으로 하며, 상기 제2피모스의 소오스와 상기 제 1엔모스의 드레인이 결합되어 상기 제1제어단자에 연결되고 상기 제2피모스의 드레인과 상기 제1엔모스의 소오스가 결합되어 제2제어단자에 연결되는 제1트랜스미션 게이트, 상기 데이타 신호를 게이트 입력으로 하고 드레인이 상기 제2제어단자에 연결되고 소오스는 접지되는 제2엔모스, 상기 반전된 데이타 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인이 제3제어단자에 연결되는 제3 피모스, 상기 제1인버터수단의 출력 신호를 제3엔모스의 게이트 입력으로 하고 상기 제 2인버터수단의 출력 신호를 제4피모스의 게이트 입력으로 하며 상기 제3엔모스의 드레인과 상기 제 4피모스의 소오스가 결합되어 상기 제 3제어단자에 연결되고 상기 제3엔모스의 소오스와 상기 제4피모스의 드레인이 결합되어 제 4제어단자에 연결되는 제2트랜스미션 게이트, 상기 반전된 데이타 신호를 게이트 입력으로 하고 드레인이 상기 제4제어단자에 연결되고 소오스는 접지되는 제4엔모스, 상기 제 2인버터수단의 출력 신호를 게이트 입력으로 하고 전원전압을 소오스 입력으로 하고 드레인은 상기 제1제어단자에 연결되는 제5피모스, 상기 제1인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제 2제어단자에 연결되고 소오스는 접지되는 제 5엔모스, 상기 제 1인버터 수단의 출력 신호를 게이트 입력으로 하고 전원 전압을 소오스 입력으로 하고 드레인은 상기 제3제어단자에 연결되는 제 6피모스. 상기 제2인버터수단의 출력 신호를 게이트 입력으로 하고 드레인이 상기 제4제어단자에 연결되고 소오스는 접지되는 제6엔모스를 구비하고 상기 스위치수단은 상기 제1제어단자를 게이트 입력으로 하고 제1전압레벨을 소오스 입력으로 하고 드레인은 출력단자에 연결되는 제 7피모스, 상기 제2제어단자가 게이트에 연결되고 드레인이 상기 출력단자에 연결되고 상기 제2전압레벨을 소오스 입력으로 하는 제7엔모스, 상기 제 3제어단자를 게이트 입력으로 하고 상기 제3잔압레벨을 소오스 입력으로 하고 드레인은 상기 출력단자에 연결되는 제8피모스, 상기 제4제어단자를 게이트 입력으로 하고 드레인이 상기 출력단자에 연결되고 상기 제4전압레벨을 소오스 입력으로 하는 제8엔모스를 구비한 것을 특징으로 하는 액정표시장치의 패널 구동회로.A panel driving circuit of a liquid crystal display device comprising switch driving means and switch means for selectively outputting first, second, third and fourth voltage levels in response to a driving control clock signal, a data signal and an inverted data signal. First and second inverter means connected in series to receive and buffer a driving control clock signal, and the switch driving means includes a first signal in which the data signal is a gate input, a power supply voltage is a source input, and a drain is connected to the first control terminal. PMOS, the output signal of the first inverter means is the gate input of the second PMOS, the output signal of the second inverter means is the gate input of the first NMOS, the source of the second PMOS and the The drain of the first NMOS is coupled to the first control terminal, and the drain of the second PMOS and the source of the first NMOS are coupled to the second control terminal. The first transmission gate is connected, the data signal is the gate input, the drain is connected to the second control terminal, the source is grounded the second NMOS, the inverted data signal is the gate input, and the power supply voltage is the source input. And a third PMOS having a drain connected to the third control terminal and an output signal of the first inverter means as a gate input of the third NMOS, and an output signal of the second inverter means as a gate input of the fourth PMOS. And the drain of the third NMOS and the source of the fourth PMOS are coupled to the third control terminal, and the source of the third NMOS and the drain of the fourth PMOS are coupled to the fourth control terminal. A second transmission gate connected to the fourth transmission terminal having the inverted data signal as a gate input and having a drain connected to the fourth control terminal and a source grounded And a fifth PMOS connected to the first control terminal and a drain input as a gate input and a drain input as a gate input, and an output signal of the second inverter means as a gate input. A fifth NMOS connected to the second control terminal and the source is grounded; a sixth connected to the third control terminal with an output signal of the first inverter means as a gate input, a power supply voltage as a source input, and a drain connected to the third control terminal Pymos. The output signal of the second inverter means is a gate input, the drain is connected to the fourth control terminal and the source has a sixth NMOS grounded, the switch means is the first control terminal is a gate input and the first A seventh PMOS having a voltage level as the source input and a drain connected to the output terminal, a second control terminal connected to the gate, a drain connected to the output terminal, and a seventh yen having the second voltage level as the source input Morse, the third control terminal as a gate input, the third residual pressure level as a source input, the drain of the eighth PMOS connected to the output terminal, the fourth control terminal as a gate input, the drain is the output terminal And an eighth NMOS connected to the fourth voltage level as a source input.
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