KR0140302B1 - Apparatus for integrated testing the packet in the full electronic switching system and method thereof1 h 04 l 12/56 - Google Patents
Apparatus for integrated testing the packet in the full electronic switching system and method thereof1 h 04 l 12/56Info
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Abstract
본 장치 및 방법은 전전자 교환기에 있어서 패킷데이타처리를 위해 사용되는 각 블록보드들에 대한 시험을 통합하여 처리하기 위한 것이다. 이를 위하여 본 장치는 자동적으로 내부기능을 시험하고, 프로토콜의 레벨을 선택하여 외부데이터베이스 정합시험 및 프레임전송시험을 수행하기 위한 적어도 1개 이상의 패킷 핸들링 제어보드;자동적으로 내부기능을 시험하고, 외부데이타버스 정합시험종류를 선택하고 프레임전송시험을 위하여 선택된 레벨신호가 패킷핸들링제어보드로부터 전송되면, 적어도 1개이상의 패킷핸들링제어보드중 마스터보드를 선택하여 시험을 수행하는 패킷벗인터페이스 보드; 패킷버스 인터페이스보드와 패킷핸들링제어보드사이에 이중화구조로 접속되어 외부데이타버스 정합기능시험시 패킷버스 인터페이스 보드에 선택에 따른 통로를 형성하여 시험을 수행하기 위한 패킷버스보드를 포함하도록 구성된다.The present apparatus and method are intended to integrate and process tests for each blockboard used for packet data processing in an electronic switching system. To this end, the device automatically tests the internal functions, at least one packet handling control board for performing an external database matching test and frame transmission test by selecting a protocol level; A packetbot interface board for selecting a bus matching test type and selecting a master board from among at least one or more packet handling control boards to perform a test when the level signal selected for the frame transmission test is transmitted from the packet handling control board; It is connected in a redundant structure between the packet bus interface board and the packet handling control board, and it is configured to include a packet bus board for performing the test by forming a passage on the packet bus interface board according to the selection during the external data bus matching function test.
Description
제1도는 본 발명에 따른 패킷 통합시험장치의 블록도이고,1 is a block diagram of a packet integrated test apparatus according to the present invention,
제2도는 본 발명에 따른 패킷 통합시험장치의 흐름도이고,2 is a flowchart of a packet integrated test apparatus according to the present invention,
제3도는 외부데이타버스 정합기능 시험에 대한 서브루틴이고,3 is a subroutine for the external data matching function test,
제4도는 패킷레벨 2 시험의 서브루틴이다.4 is a subroutine of the packet level 2 test.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100:패킷버스 인터페이스 보드110:제1패킷 핸들링 제어보드100: packet bus interface board 110: first packet handling control board
120:제2패킷 핸들링 제어보드130:제1패킷전송버스120: second packet handling control board 130: first packet transmission bus
140:제2패킷전송버스 150:패킷호 제어프로세서 보드140: second packet transmission bus 150: packet call control processor board
160:타임스위치 정합시험보드170:제1모니터160: time switch matching test board 170: the first monitor
180:제2모니터190:제3모니터180: second monitor 190: third monitor
본 발명은 전전자 교환기에 있어서 패킷(Packet)데이타 처리보드에 대한 시험장치 및 방법에 관한 것으로, 특히 각 패킷처리보드들을 통합하여 시험하기 위한 패킷 통합시험장치 및 방법에 관한 것이다.The present invention relates to a test apparatus and method for a packet data processing board in an electronic switchboard, and more particularly, to a packet integrated test apparatus and method for integrating and testing individual packet processing boards.
전전자교환기에 있어서 패킷데이타 처리보드들은 가입자와 정합이 이루어지는 타임스위치와 상위 프로세서사이에 위치하여 패킷단위로 데이터를 처리하기 위한 것으로, 타임스위치와 접속되어 전반적인 패킷데이타 처리 및 패킷 프로토콜 처리, 링크레벨 접속 등의 기능을 수행하기 위한 패킷 핸들링제어보드, 패킷호 제어 및 운용/유지/보수 기능을 수행하기 위한 패킷호 제어프로세서보드, 이중화된 구조로 패킷호 제어프로세서보드와 패킷 핸들링제어보드간 또는 패킷 핸들링 제어보드와 패킷 핸들링 제어보드간의 데이터 전송통로로 이용되는 패킷버스블럭보드 및 패킷호 제어프로세서와 이중화된 패킷버스블럭보드간의 인터페이스를 제엉하기 위한 패킷버스 인터페이스보드들로 구성된다.Packet data processing boards in all electronic switchboards are located between the time switch that matches the subscriber and the upper processor to process data in packet units, and are connected to the time switch for overall packet data processing, packet protocol processing, and link level. Packet handling control board for performing functions such as connection, packet call control processor board for performing packet call control and operation / maintenance / maintenance functions, and packet packet control processor board and packet handling control board in a redundant structure It consists of a packet bus block board used as a data transmission path between a handling control board and a packet handling control board, and a packet bus interface board for tangling the interface between the packet call control processor and the redundant packet bus block board.
이와 같이 구성된 패킷데이타 처리보드들에 대한 정상유무시험시 종래에는 보드별로 각각 수행되어 중복해서 데이터버스시험이 이루어질 뿐아니라 외부데이타 버스 정합기능을 시험하기 위한 별도의 루프백 시험보드를 각 보드마다 구비하여야 했다. 또한 패킷 핸들링 제어보드, 패킷버스 인터페이스보드 및 패킷호 제어프로세서에 대한 루프백시험시 실제 보드기능의 정상여부를 판단하는데 큰 영향을 미치지 않는 변수들까지 선택하여 시험을 수행하도록 되어 있어 시험효율을 저하하는 요인이 되고 있다.In the normal test of the packet data processing boards configured as described above, a separate loopback test board for testing the external data bus matching function as well as the data bus test is repeatedly performed by each board. did. In addition, during the loopback test of the packet handling control board, the packet bus interface board, and the packet call control processor, the test is performed to select variables that do not have a great influence on determining the normal board function. It is a factor.
따라서 본 발명의 목적은 상술한 데이터버스 시험에 대한 중복처리와 별도의 루프백 시험보드에 대한 문제점들을 해결하기 위하여 전전자 교환기에 있어서 패킷데이타 처리를 위해 사용되는 각 블록보드들에 대한 정상유무시험을 통합하여 처리하기 위한 통합시험장치 및 방법을 제공하는데 있다.Accordingly, an object of the present invention is to perform a normal test for each blockboard used for packet data processing in an electronic switchboard to solve the problems of the above-described data bus test and the loopback test board. An integrated test apparatus and method for integrating and processing is provided.
본 발명의 다른 목적은 상술한 다수의 시험변수 입력으로 인하여 시험효율이 저하되는 것을 해결하기 위하여 전전자 교환기에 있어서 패킷데이타 처리를 위한 각 블록보드들의 내부 기능시험을 프로그램 로드시 자동적으로 수행하기 위한 통합시험 장치 및 방법을 제공하는데 있다.Another object of the present invention is to automatically perform the internal function test of each block board for packet data processing in the electronic switchboard when the program load in order to solve the test efficiency deterioration due to the input of a plurality of test variables described above. An integrated test apparatus and method are provided.
본 발명의 또 다른 목적은 패킷 핸들링제어보드들간의 프레임전송시험을 패킷 프로토콜의 링크레벨(또는 레벨 2)에서 수행하여 신뢰성 있는 시험을 수행하기 위한 통합시험장치 및 방법을 제공하는데 있다.It is still another object of the present invention to provide an integrated test apparatus and method for performing a reliable test by performing a frame transfer test between packet handling control boards at a link level (or level 2) of a packet protocol.
상기 목적을 달성하기 위하여 본 발명에 따른 장치는, 전전자 교환기의 패킷 통합시험장치에 있어서; 전원이 인가되면 초기화되어 자동적으로 내부기능을 시험하고, 포로토콜의 레벨을 선택하여 외부데이터버스 정합시험 및 프레임전송시험을 수행하기 위한 적어도 1개 이상의 패킷 핸들링 제어보드; 전원이 인가되면, 초기화되어 자동적으로 내부기능을 시험하고, 상기 패킷 핸들링 제어보드로부터 외부데이타버스 정합시험을 위하여 선택된 레벨신호가 인가되면 외부데이타버스 정합시험 종류를 선택하고 상기 프레임전송시험을 위하여 선택된 레벨신호가 상기 패킷 핸들링제어보드로부터 전송되면, 적어도 1개이상의 상가 패킷 핸들링제어보드중 마스터보드를 선택하여 시험을 수행하는 패킷버스 인터페이스 보드; 상기 패킷버스 인터페이스보드와 상기 패킷 핸들링제어보드사이에 이중화구조로 접속되어 상기 외부데이타버스 정합기능시험시 상기 패킷버스 인터페이스보드의 선택에 따른 통로를 형성하여 시험을 수행하기 위한 패킷버스보드; 상기 패킷 핸들링제어보드에 장착되어 시험결과에 디스플레이하기 위한 제1모니터; 상기 패킷버스 인터페이스보드에 장착되어 시험결과를 디플레이하기 위한 제2모니터를 포함함을 특징으로 한다.In order to achieve the above object, an apparatus according to the present invention comprises: an integrated packet test apparatus for an electronic switch; At least one packet handling control board that is initialized when power is applied and automatically tests an internal function, and selects a level of a protocol to perform an external data bus matching test and a frame transmission test; When the power is applied, it is initialized and automatically tests the internal function.When the level signal selected for the external data bus matching test is applied from the packet handling control board, the external data bus matching test type is selected and selected for the frame transmission test. A packet bus interface board, when a level signal is transmitted from the packet handling control board, selecting a master board from at least one or more mall packet handling control boards to perform a test; A packet bus board connected between the packet bus interface board and the packet handling control board in a redundant structure to form a passage according to the selection of the packet bus interface board during the external data bus matching function test; A first monitor mounted on the packet handling control board for displaying a test result; And a second monitor mounted on the packet bus interface board for displaying the test results.
상기 목적을 달성하기 위한 본 발명의 방법은, 패킷데이타를 처리하기 위하여 적어도 1개이상의 패킷 핸들링 제어보드, 패킷버스 인터페이스보드 및 패킷데이터 전송을 위한 패킷버스보드를 구비한 전전자 교환기의 패킷 통합시험방법에 있어서; 전원이 인가되면, 상기 패킷 핸들링 제어보드, 패킷버스 인터페이스보드 및 상기 페킷버스보드를 초기화하는 과정; 상기 초기화가 이루어지면, 상기 각 보드들은 자동적으로 내부기능시험을 자동적으로 수행하는 과정; 상기 내부기능시험 수행결과, 에러가 발생되면 에러내용을 출력하고 시험을 종료하는 과정; 상기 내부기능시험 수행 결과, 에러가 발생되지 않으면 메뉴입력대기상태로 진행되어 상기 패킷버스보드를 이용한 상기 패킷 핸들링제어보드와 상기 패킷버스 인터페이스보드의 외부데이타버스 정합기능을 시험하는 과정; 상기 외부데이타버스 정합기능 시험이 종료되면, 상기 적어도, 1개 이상의 패킷 핸들링 제어보드간의 프레임전송시험을 수행하기 위한 과정을 포함함을 특징으로 한다.The method of the present invention for achieving the above object, the packet integration test of the electronic switchboard having at least one packet handling control board, a packet bus interface board and a packet bus board for packet data transmission to process the packet data In the method; Initializing the packet handling control board, the packet bus interface board, and the packet bus board when power is applied; When the initialization is performed, each of the boards automatically performing an internal function test; Outputting an error content and ending the test when an error occurs as a result of performing the internal function test; If an error does not occur as a result of performing the internal function test, proceeding to a menu input standby state and testing an external data bus matching function of the packet handling control board and the packet bus interface board using the packet bus board; And when the external data bus matching function test is completed, performing a frame transmission test between the at least one or more packet handling control boards.
이어서 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명하기로 한다.Next, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 패킷 통합시험장치의 불럭도로서, 상위 프로세서(도시되지 않음)의 제어에 의하여 패킷호 제어기능 수행 및 운용/유지/보수 기능을 수행하기 위한 패킷호 제어프로세서보드(150), 패킷호 제어프로세서보드(150)와 후술할 페킷버스보드(130, 140)를 정합시키기 위한 패킷버스 인터페이스보드(100), 패킷버스 인터페이스보드(100)의 시험결과를 디스플레이하기 위한 모니터1(170), 패킷데이타 처리 및 패킷 프로토콜처리, 링크레벨 접속 등과 같은 일반적인 패킷데이타 처리를 제어하기 위한 패킷핸들링 제어보드1,2(110, 120), 패킷핸들링 제어보드1(110)의 시험결과를 디스플레이하기 위한 모니터2(180), 패킷 핸들링 제어보드2(120)의 시험결과를 디스플레이하기 위한 모니터3(190), 가입자와의 정합하기 위한 타임스위치와 패킷 핸들링 제어보드1,2(110, 120)간의 정합율 시험하기 위한 타임스위치 정합시험보드(160), 패킷버스 인터페이스보드(100)와 패킷 핸들링 제어보드1,2(110, 120)간과 패킷핸들링제어보드(110)과 패킷 핸들링제어보드2(120)간의 패킷데이타를 전송하기 위하여 이중화구조로 이루어진 패킷버스보드(130, 140)로 구성된다.1 is a block diagram of a packet integrated test apparatus according to the present invention, and a packet call control processor board 150 for performing a packet call control function and performing an operation / maintenance / maintenance function by a control of an upper processor (not shown). 1) to display the test results of the packet bus interface board 100 and the packet bus interface board 100 for matching the packet call control processor board 150 and the packet bus boards 130 and 140 to be described later. 170), the test results of the packet handling control board 1, 2 (110, 120), packet handling control board 1 (110) for controlling the general packet data processing such as packet data processing and packet protocol processing, link level connection, etc. are displayed. Monitor 2 (180) for monitoring, monitor 3 (190) for displaying the test results of the packet handling control board 2, time switch and packet handling control board (1, 2) for matching with the subscriber A time switch matching test board 160, a packet bus interface board 100, and a packet handling control board 1, 2 (110, 120) and a packet handling control board 110 and a packet In order to transmit the packet data between the handling control board 2 (120) is composed of a packet bus board (130, 140) having a redundant structure.
특히 페킷버스보드(130, 140)는 패킷버스보드(130, 140)와 패킷 핸들링 제어보드들(110,120)간의 중재기능을 수행하기 위한 패킷호 핸들링 중재보드 1,2(133, 143)와, 패킷버스보드(130,140)와 패킷버스 인터페이스보드(100)간의 중재기능을 수행하기 위한 패킷호 제어프로세서 중재보드1,2(131, 141) 및 패킷버스 블록보드(130, 140)내의 구비되어 있는 적어도 1개 이상의 패킷 핸들링 중재보드 1,2(133,143)와 패킷호 제어프로세서 중재보드 1,2(131,141)간의 중재기능을 수행하기 위한 패킷버스 메인중재보드 1,2(132, 142)로 이루어진다.In particular, the packet bus board (130, 140) is a packet call handling arbitration board 1,2 (133, 143) and a packet for performing an arbitration function between the packet bus board (130, 140) and the packet handling control boards (110, 120) At least one provided in the packet call control processor arbitration boards 1, 2 (131, 141) and the packet bus block boards (130, 140) for performing an arbitration function between the bus boards (130, 140) and the packet bus interface board (100). Packet bus main arbitration boards 1,2 (132, 142) for performing an arbitration function between at least one packet handling arbitration board 1,2 (133,143) and a packet call control processor arbitration board 1,2 (131,141).
제2도는 본 발명에 따른 패킷 통합시험방법에 대한 흐름도이다.2 is a flowchart of a packet integration test method according to the present invention.
제3도는 제2도에 도시된 외부데이터버스 정합기능 시험에 대한 서브루틴이고, 제4도는 제2도에 도시된 프레임신호전송시험에 대한 서브루틴이다.3 is a subroutine for the external data bus matching function test shown in FIG. 2, and FIG. 4 is a subroutine for the frame signal transmission test shown in FIG.
그러면 제1도, 제2도, 제3도 및 제4도를 결부시켜 본 실시예의 동작을 상세하게 설명하기로 한다.Next, the operation of the present embodiment will be described in detail with reference to FIGS. 1, 2, 3, and 4.
제1도에 도시된 각 보드들은 전원이 온된면, 제201단계에서 각 보드는 물론 보드들의 주변소자들을 초기화한 다음 제202단계로 진행된다.When the boards shown in FIG. 1 are powered on, in step 201, the boards as well as the peripheral devices of the boards are initialized, and then the process proceeds to step 202.
제202단계에서 각 보드(100, 110, 120, 130, 140, 150)의 내부 기능시험을 자동적으로 수행한다. 수행한 결과 에러가 발생되면, 제204단계로 진행되어 장애내용을 해당 모니터(170, 180, 190)를 통해 출력한 뒤 시험작업을 종료한다. 그러나 에러가 발생되지 않은 경우에는 제205단계로 진행된다.In step 202, the internal function test of each board (100, 110, 120, 130, 140, 150) is automatically performed. If an error occurs as a result of the execution, the process proceeds to step 204 to output the fault content through the monitor (170, 180, 190), and then ends the test work. However, if no error occurs, the flow proceeds to step 205.
제205단계에서는 패킷 핸들링제어보드1, 2(110, 120)와 패킷버스 인터페이스보드(100)에 각각 접속되어 있는 모니터1, 2, 3(170, 180, 190)을 메뉴입력대기상태로 설정하고, 운용자에 의한 시험명령을 기다린다. 여기서 패킷 버스보드(130, 140)에 모니터를 연결하지 않은 것은 패킷버스의 각 보드들(131, 132, 133, 141, 142, 143)도 패킷버스 인터페이스보드(100)와 패킷 핸들링 제어보드1, 2(110, 120)에서 처럼 제202단계에서 자동적으로 내부 기능시험을 수행하지만 실제 패킷버스의 기능이 데이터 전송역할이기 때문에 이들 기능시험은 패킷버스 인터페이스보드와 패킷 핸들링 제어보드들의 외부데이타버스 시험을 통하여 알 수 있기 때문이다. 또한 패킷버스가 정상인 경우, 패킷버스 인터페이스보드(100)의 제어하에 일측의 패킷버스 보드(130 또는 140)가 액티브가 되고 다른 일측은 대기상태가 되며, 이처럼 패킷버스보드(130, 140)가 액티브/스탠바이 상태에서는 커맨드나 메뉴에 의해 패킷버스를 시험할 수 없으며, 액티브가 되는 패킷버스보드는 데이터 전송통로로서의 역할만을 수행한다.In step 205, monitors 1, 2, and 3 (170, 180, 190) connected to the packet handling control boards 1, 2 (110, 120) and the packet bus interface board 100, respectively, are set to the menu input standby state. Wait for the test order by the operator. In this case, the monitors are not connected to the packet bus boards 130 and 140, and the boards 131, 132, 133, 141, 142, and 143 of the packet bus board also have a packet bus interface board 100 and a packet handling control board 1, As in 2 (110, 120), the internal function test is automatically performed in step 202. However, since the actual function of the packet bus is a data transmission role, these function tests perform external data bus tests of the packet bus interface board and the packet handling control boards. Because you can know through. In addition, when the packet bus is normal, the packet bus board 130 or 140 on one side becomes active and the other side becomes a standby state under the control of the packet bus interface board 100. Thus, the packet bus boards 130 and 140 are active. In the standby mode, the packet bus cannot be tested by command or menu, and the active packet bus board only serves as a data transmission path.
상술한 바와 같이 제205단계에서 패킷버스 인터페이스보드(100)와 패킷 핸들링 제어보드1, 2(110, 120)와 접속된 모니터1, 2, 3(170, 180, 190)가 메뉴입력대기상태로 설정되면, 제206단계로 진행되어 상기 패킷버스 인터페이스보드(100)와 패킷 핸들링 제어보드1, 2(110, 120)에 대한 외부데이타버스 정합기능 시험을 수행한다. 외부데이타버스 정합기능 시험은 제3도와 같이 수행한다.As described above, the monitors 1, 2, and 3 (170, 180, 190) connected to the packet bus interface board 100 and the packet handling control boards 1, 2 (110, 120) are brought into the menu input standby state in step 205. If set, the process proceeds to step 206 to perform an external data bus matching function test for the packet bus interface board 100 and the packet handling control boards 1 and 2 (110, 120). The external data bus matching function test is performed as shown in Figure 3.
즉, 제301단계에서 우선 패킷버스 인터페이스보드(100)에서 이중화구조로 이루어진 패킷 버스보드(130, 140)에 대하여 액티브사이드(Active Side)가 존재하는 지를 체크한다. 체크결과 패킷 버스보드(130, 140)중 어느 한 보드도 엑티브상태로 설정되지 않은 경우에는 시험을 종료한다. 그러나 액티브사이드가 존재하면, 액티브상태로 설정되어 있는 패킷버스보드를 통해 후술하는 바와 같이 외부데이타버스 정합기능 시험을 수행하게 된다. 여기서는 패킷버스보드(130)이 엑티브상태로 설정된 경우를 예를 들어 설명하기로 한다.That is, in step 301, the packet bus interface board 100 first checks whether an active side is present for the packet bus boards 130 and 140 having a redundant structure. If none of the packet bus boards 130 and 140 is set to the active state, the test is terminated. However, if the active side is present, the external data bus matching function test is performed as described below through the packet bus board set to the active state. Here, the case where the packet bus board 130 is set to the active state will be described by way of example.
액티브상태로 설정된 보드가 존재하는 것으로 제301단계에서 체킹되면, 제302단계로 진행되어 패킷핸들링제어보드1, 2(110, 120)에 접속되어 있는 모니터2, 3(180, 190)를 통해 패킷 레벨1 시험을 선택한다. 여기서 레벨1은 패킷 프로토콜의 최하위 계층으로 패킷상위계층이 통신을 할 수 있도록 이용자와 패킷교환망간의 물리적인 접속의 설정, 해제 및 보존에 대한 역할을 담당하는 계층이다. 레벨1시험에 선택되면, 제303단계로 진행된다.If the board set to the active state exists and is checked in step 301, the process proceeds to step 302, and the packet is transmitted through the monitors 2 and 3 (180 and 190) connected to the packet handling control boards 1 and 2 (110 and 120). Select the Level 1 test. Level 1 is the lowest layer of the packet protocol, which is responsible for establishing, releasing, and preserving the physical connection between the user and the packet switched network so that the packet upper layer can communicate. If selected in the Level 1 test, the process proceeds to step 303.
제303단계에서는 패킷버스 인터페이스보드(100)에 접속되어 있는 모니터1(170)를 통해 패킷버스 인터페이스보드(100)와 패킷핸들링보드1(110 여기서 패킷 핸들링 제어보든는 제어보드2(120)이 될 수 있으나 설명의 편의상 제어보드는 110의 경우단을 설명하기로 한다.)간의 버스정합시험을 선택하였는 지를 체크한다.In operation 303, the packet bus interface board 100 and the packet handling board 1 (110) may be the control board 2 120 through the monitor 1 170 connected to the packet bus interface board 100. However, for convenience of explanation, the control board checks the case of 110).
체크결과, 패킷버스 인터페이스(100)와 패킷핸들링제어보드(110)간의 버스정합시험이 선택된 경우에는 제304단계로 진행되어 패킷핸들링 제어보드1(110)은 소정의 시험정보를 패킷호 핸들링중재보드1(133)와 패킷버스 메인중재보드1(132), 패킷호제어프로세서 중재보드1(131)와 패킷버스 인터페이스보드(100)간을 연결한 통로로 전송하여 시험을 수행한다.If the bus matching test between the packet bus interface 100 and the packet handling control board 110 is selected, the process proceeds to step 304, and the packet handling control board 1 110 transmits predetermined test information to the packet call handling intervention board. 1 (133) and the packet bus main arbitration board 1 (132), the packet call control processor arbitration board 1 (131) and the packet bus interface board 100 is connected to the passage connected to perform the test.
시험이 완료되면 제305단계로 진행되어 시험결과를 각각 접속된 모니터1, 2(170, 180)상에 디스플레이한다. 여기서 디스플레이되는 내용은 송신데이타갯수, 수신데이타갯수 루프횟수, 에러데이타갯수 등이 포함된다. 시험결과가 디스플레이된 후 제303단계로 귀환된다.When the test is completed, the process proceeds to step 305 and displays the test results on the connected monitors 1 and 2 (170 and 180), respectively. The displayed contents include the number of transmission data, the number of reception data, the number of loops, and the number of error data. After the test result is displayed, the process returns to step 303.
한편 패킷버스 인터페이스보드(100)에서 선택한 외부데이타버스 정합기능 시험이 패킷버스 인터페이스보드(100)와 패킷핸들링제어보드1(110)간이 아닌 경우에는 제303단계에서 제306단계로 진행되어 패킷핸들링 제어보드1(110)와 패킷핸들링 제어보드2(120)간의 버스정합을 시험인지를 체크한다. 체크결과, 패킷핸들링 제어보드1(110)와 패킷핸들링 제어보드2(120)간의 버스정합시험이 아닌 경우에는 외부데이타버스 정합기능시험을 종료한다.On the other hand, if the external data bus matching function test selected by the packet bus interface board 100 is not between the packet bus interface board 100 and the packet handling control board 1 110, the process proceeds from step 303 to step 306 to control packet handling. Check whether the bus matching between the board 1 (110) and the packet handling control board 2 (120) is a test. If the result of the check is not a bus matching test between the packet handling control board 1 110 and the packet handling control board 2 120, the external data bus matching function test is terminated.
그러나 제306단계에서 패킷핸들링 제어보드1(110)와 패킷핸들링 제어보드2(120)간의 버스정합 시험이 선택된 것으로 체크되면, 제307단계로 진행되어 시험정보가 통과할 경로를 패킷핸들링제어보드1(110)에서 패킷호 핸들링 중재보드1(133), 패킷버스 메인중재보드1(132), 패킷호 핸들링 중재보드1(133), 패킷핸들링 제어보드2(120)순으로 진행되도록 설정하여 시험을 수행한다. 시험수행이 완료되면, 제308단계로 진행되어 모니터2(180)와 모티터3(190)상에 시험결과를 디스플레이한다. 이 때 디스플레이될 수 있는 예로는 상술한 경우와 동일하다. 이와 같이 시험결과가 디스플레이되면, 외부데이타버스 정합기능 시험과정은 종료되고, 제207단계로 진행된다.However, if it is checked in step 306 that the bus matching test between the packet handling control board 1 110 and the packet handling control board 2 120 is selected, the process proceeds to step 307 to determine a path for the test information to pass through the packet handling control board 1. At 110, the packet call handling arbitration board 1 133, the packet bus main arbitration board 1 132, the packet call handling arbitration board 1 133, and the packet handling control board 2 120 are set to proceed in order. Perform. When the test is completed, the process proceeds to step 308 to display the test results on the monitor 2 (180) and the monitor 3 (190). An example that can be displayed at this time is the same as the case described above. When the test result is displayed as described above, the external data matching function test process is terminated and the process proceeds to step 207.
제207단계에서는 프레임신호 전송시험을 제4도에 도시된 바와 같이 수행한다. 즉, 제401단계에서 패킷핸들링 제어보드 1, 2(110, 120)는 해당 모니터2, 3(180, 190)을 통해 링크레벨을 선택한다. 여기서 링크레벨은 프로토콜 레벨 2에 해당되는 것으로, 단말기와 패킷교환기간의 프레임단위의 데이터분할기능, 순서제어기능, 에러검출 및 회복기능, 흐름제어기능을 수행하기 위한 계층이다.In step 207, the frame signal transmission test is performed as shown in FIG. That is, in step 401, the packet handling control boards 1 and 2 110 and 120 select the link level through the corresponding monitors 2 and 3 180 and 190. FIG. In this case, the link level corresponds to protocol level 2, and is a layer for performing data division, order control, error detection and recovery, and flow control in frame units during the packet exchange period with the terminal.
링크레벨이 선택되면, 제402단계로 진행되어 패킷버스 인터페이스보드(100)에서 다수으 패킷핸들링 제어보드1, 2(110, 120 여기서는 2개가 존재하는 경우로 예를 들었으나 수용 가입자 수에 따라 패킷핸들링 제어보드의 수는 증가될 수 있다.)중 마스터보드를 모니터1(170)를 통해 선택한다. 마스터보드가 선택되면, 제403단계로 진행된다.If the link level is selected, the process proceeds to step 402, where a plurality of packet handling control boards 1, 2 (110, 120, etc.) exist in the packet bus interface board 100. The number of handling control boards may be increased.) The master board is selected through monitor 1 (170). If the master board is selected, the process proceeds to step 403.
제403단계에서는 엑티브상태로 설정되어 있는 패킷버스보드(130)내의 패킷호 핸들링 중재보드1(133). 패킷버스메인중재보드1(132), 패킷호 제어프로세서 중재보드1(131)를 통해 패킷버스 인터페이스보드(100)를 경유하여 다시 패킷버스보드(130)내의 상술한 보드들을 역순으로 경유하여 패킷핸들링 제어보드2(120)으로 통해 인가된 프레임신호에 의하여 프레임전송시험을 한다.In step 403, the packet call handling arbitration board 1 133 in the packet bus board 130 set to the active state. Packet handling via packet bus main arbitration board 1 132 and packet call control processor arbitration board 1 131 via packet bus interface board 100 and the above-mentioned boards in packet bus board 130 in the reverse order. The frame transmission test is performed by the frame signal applied through the control board 2 (120).
시험이 완료되면, 제404단계로 진행되어 모니터 2, 3(180, 190)상에 프레임송수신한 결과를 디스플레이한다. 여기서 디스플레이되는 내용으로 송신 프레임 개수, 루프횟수, 에러프레임 개수 등을 확인할 수 있다. 이와 같이 패킷 프로토콜중 링크레벨의 시험을 수행하게 함으로써 종전에 비해 보다 나은 신뢰도를 확보할 수 있다.When the test is completed, the process proceeds to step 404 to display the results of the frame transmission and reception on the monitor 2, 3 (180, 190). From the displayed content, you can check the number of transmission frames, the number of loops, and the number of error frames. Thus, by performing the link level test in the packet protocol it is possible to ensure better reliability than before.
상술한 바와 같이 본 발명의 전전자 교환기에 있어서 패킷데이타 처리를 위한 각 블록보드들의 기능시험시, 각 보드들의 내부 기능시험은 시험프로그램 로드시 자동적으로 수행하도록 함으로써, 내부 기능시험을 위한 커맨드 입력 및 각각의 시험변수 입력과정을 생략할 수 있는 효과가 있다.As described above, in the functional test of each block board for packet data processing in the electronic switching system of the present invention, the internal functional test of each board is automatically performed when the test program is loaded, thereby providing a command input and Each test variable input process can be omitted.
또한 각 블럭보드들을 통합시험함으로써 중복시험과정을 제거하였을 뿐 아니라 각 보드별로 외부데이타 버스 루프백시험을 위하여 구비되었던 테스트보드를 제거할 수 있는 이점이 있다.In addition, the integrated test of each block board not only eliminates the redundant test procedure, but also has the advantage of removing the test board provided for the external data bus loopback test for each board.
또 프레임전송시험을 링크레벨을 이용하여 수행함으로써 보다 나은 신뢰도를 확보할 수 있는 효과가 있다.In addition, by performing the frame transmission test using the link level, there is an effect that can ensure a better reliability.
Claims (6)
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019940037271A KR0140302B1 (en) | 1994-12-27 | 1994-12-27 | Apparatus for integrated testing the packet in the full electronic switching system and method thereof1 h 04 l 12/56 |
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Family Applications (1)
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