KR0139337B1 - 연산 증폭기를 이용한 전류 미세 조정 회로 - Google Patents

연산 증폭기를 이용한 전류 미세 조정 회로

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KR0139337B1 KR1019950004982A KR19950004982A KR0139337B1 KR 0139337 B1 KR0139337 B1 KR 0139337B1 KR 1019950004982 A KR1019950004982 A KR 1019950004982A KR 19950004982 A KR19950004982 A KR 19950004982A KR 0139337 B1 KR0139337 B1 KR 0139337B1
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Abstract

이 발명은 연산 증폭기(Operation Amplifier)를 이용한 전류 미세 조정 회로에 관한 것으로서, 입력 제어 신호의 큰 입력 다이나믹 래인지에 대해 센싱이 가능하며, 출력 전류를 미세하고 정확하게 조정하고, 원하는 어플리케이션에 따라 충분한 최적화가 가능한 연산 증폭기를 이용한 전류 미세 조정 회로에 관한 것이다.

Description

연산 증폭기를 이용한 전류 미세 조정 회로
제1도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 블럭도.
제2도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 연산 증폭기를 나타낸 상세 회로도.
제3도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 입력 바이어스 전류 보상 회로부를 나타낸 상세 회로도.
제4도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 상세 도면.
제5도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로에서 입력 제어 신호가 없을 때, 연산 증폭기의 일부 파형을 나타낸 도면.
제6도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로에서 입력 제어 신호가 5V-0V로 스윙할 때, 차동 증폭기부의 출력 전류 파형을 나타낸 도면.
제7도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 연산 증폭기의 등가 모델을 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명*
11: 전압-전류 변환부 12: 정전압 발생기
13: 연산 증폭기 14: 입력 바이어스 전류 보상 회로부
15: 차동 증폭기부
이 발명은 연산 증폭기(Operation Amplifier)를 이용한 전류 미세 조정 회로에 관한 것으로서, 더욱 상세하게 말하자면 입력 다이나믹 래인지(Input Dynamic Range)는 크고 출력 전류는 적은 양까지 제어할 수 있는 연산 증폭기를 이용한 전류 미세 조정 회로에 관한 것이다.
일반적으로 아날로그(Analog) 회로에서 사용되는 트리밍(Trimming) 회로나 조정 회로 등은 재핑(Zapping) 기술이나 퓨징(Fusing)을 이용하거나 또는 외부 제어 기능을 갖는 핀(PIN)을 이용하여 제어 신호에 의해 원하는 기능을 수행하고 있다.
이중에 외부 제어 신호에 의해 조정시, 설계에 있어서 중요한 포인트는 얼마나 큰 입력 신호 가변 범위에 대해 센싱이 가능한지, 또 출력에 대해 얼마나 미세하고 정확한 조정이 가능한지가 그 회로의 성능을 좌우한다고 할 수 있다.
대부분의 경우, 위의 두 가지 요인은 서로 반대의 성격을 가지므로 항상 최적화(Optimize)해야 한다.
위의 기능을 하는 회로를 예를 들면 단순한 전압 혼압기 회로나 차동 증폭기를 이용한 타입(Type)의 회로들이 많이 사용된다.
또한, 공지된 선행 기술로는 A Precision Trim Technique for Monolithic Analog Circuits(IEEE Journal of solid-state circuits. Vol. SC-10, pp. 412-416, December, 1975)와 Nonlinear analog operations(Analysis and Design of Analog integrated circuits. P.R.Gray. R.G.Meyer. pp.358)이 있다.
그러나, 상기한 종래의 회로들은 입력 제어 신호에 대한 입력 다이나믹 래인지가 작고, 출력 전류에 대해 정확한 미세 조정이 어렵기 때문에 응용에 많은 제한을 받는다.
또한, 원하는 특성도 각 샘플(Sample)마다 프로세스(Process)의 산포, 온도변화, 공급 전압(Supply Voltage)의 변화에 매우 민감하게 반응한다는 문제점이 있다.
따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 입력 제어 신호에 대한 입력 다이나믹 래인지가 크고, 프로세스의 산포특성(특히 β값)과 공급 전압에 둔감하며, 출력 전류를 매우 미세하게 조정할 수 있고 회로적인 융통성을 갖는 연산 증폭기를 이용한 전류 미세 조정 회로를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은, 입력 제어 신호를 입력받아 전류로 바꾸어 출력하고, 입력 다이나믹 래인지의 크기를 조정하는 전압-전류 변환부와, 5V의 전원에서 2.5V의 안정된 정전압을 발생하여 출력하는 정전압 발생기(Regulator)와, 상기한 정전압 발생기의 출력과 VA전압을 입력받아 출력하고, 부 궤환(Negative Feedback)에 의해 게인(Gain)이 1인 오.피.앰프(OP Amp)의 역할을 하는 연산 증폭기와, 상기한 정전압 발생기의 출력과 VA전압을 입력받아 상기한 연산 증폭기에 출력하여, 상기한 연산 증폭기의 두 입력 바이어스 전류의 차이를 없애는 입력 바이어스 전류 보상 회로부와, 상기한 정전압 발생기의 출력과, 상기한 전압-전류 변환부의 출력과 상기한 연산 증폭기의 출력 전류를 믹싱(mixing)한 신호를 입력으로 하여 안정된 미세전류를 출력하는 차동 증폭기부로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제1도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 블럭도이다.
제1도에 도시되어 있듯이, 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 구성은, 입력 제어 신호(Vin)를 입력받아 전류로 바꾸어 출력하고, 입력 다이나믹 래인지의 크기를 조정하는 전압-전류 변환부(11)와, 5V의 전원에서 2.5V의 안정된 정전압을 발생하여 출력(Vref)하는 정전압 발생기(12)와, 상기한 정전압 발생기(12)의 출력(Vref)과 VA전압을 입력받아 출력하고, 부궤환에 의해 게인이 1인 오.피.엠프의 역활을 하는 연산 증폭기(13)와,
상기한 정전압 발생기(12)의 출력(Vref)과 VA전압을 입력받아 두 입력 바이러스 전류의 증폭기(13)에 출력하여. 상기한 연산 증폭기(13)의 두 입력 바이어스 전류의 차이를 없애는 입력 바이어스 전류 보상 회로부(14)와, 상기한 정전압 발생기(12)의 출력(Vref)과, 상기한 전압-전류 변환부(11)의 출력과 상기한 연산 증폭기(13)의 출력 전류를 믹싱(mixing)한 신호를 입력으로 하여 안정된 미세 전류를 출력(Iout1, Iout2)하는 차동 증폭기부(15)로 이루어진다.
제2도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 연산 증폭기를 나타낸 상세 회로도이다.
제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 연산 증폭기의 구성은, 5V의 전원(Vcc)에 한쪽 단자가 연결된 제4 저항(R4), 제5 저항(R5)과, 상기한 제4 저항(R4)의 한쪽 단자에 에미터(Emitter) 단자가 연결된 제9 트랜지스터(Q9)와, 상기한 제5 저항(R5)의 한쪽 단자에 에미터 단자가 연결되고, 상기한 제9 트랜지스터(Q9)와 베이스(Base) 단자가 연결된 제10 트랜지스터(Q10)와, 상기한 제9 트랜지스터(Q9)의 콜렉터(Collector) 단자에 콜렉터 단자가 연결되어 있고, 베이스 단자로 VA 전압이 입력되며, 베이스 단자가 콜렉터 단자와 연결된 제5 트랜지스터(Q5)와, 상기한 제9 트랜지스터(Q9)와 상기한 제10 트랜지스터(Q10)의 베이스 단자에 한쪽 단자가 연결된 제3 저항(R3)과, 상기한 제3 저항(R3)의 한쪽 단자에 에미터 단자가 연결되어 있고, 베이스 단자가 상기한 제10 트랜지스터(Q10)의 콜렉터 단자에 연결된 제11 트랜지스터(Q11)와, 상기한 제11 트랜지스터(Q11)의 콜렉터 단자에 한쪽 단자가 연결되어 있고 다른 한쪽 단자는 접지되어 있는 제2 저항(R2)과, 상기한 제10 트랜지스터(Q10)의 콜렉터 단자와 상기한 제11 트랜지스터(Q11)의 베이스 단자에 콜렉터 단자가 연결되고, 상기한 제5 트랜지스터(Q5)의 에미터 단자와 에미터 단자가 연결되며, Vref 전압이 베이스 단자로 입력되는 제6 트랜지스터(Q6)와, 상기한 제5 트랜지스터(Q5)의 에미터 단자와 상기한 제6 트랜지스터(Q6)의 에미터 단자에 한쪽이 연결되어 있고 다른 한쪽은 접지된 전류원으로 이루어진다.
제3도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 입력 바이어스 전류 보상 회로부를 나타낸 상세 회로도이다.
제3도에 도시되어 있듯이, 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 입력 바이어스 전류 보상 회로부의 구성은, 5V의 전원에 콜렉터 단자가 연결되어 있고, 베이스 단자로 Vref전압이 입력되는 제3 트랜지스터(Q3)와, 5V의 전원에 에미터 단자가 연결되어 있고, 베이스 단자에 콜렉터 단자가 연결된 제7 트랜지스터(Q7)와, 5V의 전원에 에미터 단자가 연결되어 있고, 베이스 단자가 상기한 제7 트랜지스터(Q7)의 베이스 단자에 연결되며, 콜렉터 단자로 전류 Ii(=IB1=IEE/2βnpn)를 출력하는 제8 트랜지스터(Q8)와, 상기한 제7 트랜지스터(Q7)의 콜렉터 단자와 콜렉터 단자가 연결되어 있고, 상기한 제3 트랜지스터(Q3)의 에미터 단자와 에미터 단자가 연결되며, 베이스 단자로 VA전압이 입력되는 제4 트랜지스터(Q4)와, 상기한 제3 트랜지스터(Q3)의 에미터 단자와 상기한 제4 트랜지스터(Q4)의 에미터 단자에 베이스 단자가 연결된 제12 트랜지스터(Q12)의 에미터 단자에 한쪽이 연결된 전류원으로 이루어지며 전체적으로(제12 트랜지스터와 전류원) 연산 증폭기의 전류 싱크로 동작되게 되어 있다.
상기한 구성에 의한, 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 작용은 다음과 같다.
제4도는 이 발명의 실시예에 다른 연산 증폭기를 이용한 전류 미세 조정 회로의 상세 도면이다.
제4도에 도시되어 있듯이, 입력 다이나믹 래인지의 크기를 조정하는 전압-전류 변환부(11)는 입력 제어 신호(Vin)를 입력받아 전류로 바꾸어 출력하며, 정전압 발생기(12)는 기준 전압(Vref)을 출력한다.
이때의 상기 입력 제어 신호(Vin)는 외부 핀에 의해서 파형의 형태에 구애받지 않고 공급 전원의 전 레벨(Level)에 걸쳐 입력시킬 수 있다.(예; 공급 전압 5V이면 5V-0V까지 입력 가능)
그리고, 부 궤환(Negative Feedback)에 의해 게인이 1인 오.피.앰프의 역할을 하는 연산 증폭기(13)는 정전압 발생기(12)의 출력(Vref)과 VA전압을 입력받아 출력(IEE)한다.
내장된 정전압 발생기(12)의 전압 변화에도 연산 증폭기(13)는 항상 일정하고 아주 작은 값(수 nA)의 입력 전류 오프셋(Offset)을 가진다.
또, 상기한 연산 증폭기(13)의 두 입력 바이어스 전류(Q5와 Q6의 베이스로 입력되는 전류;IB1, IB2)의 차이를 없애는 역할을 하는 입력 바이어스 전류 보상 회로부(14)는 상기한 정전압 발생기(12)의 출력(Vref)과 VA전압을 입력받아 상기한 연산 증폭기(13)(Q12의 베이스)에 적절한 신호를 출력한다. 이렇게 하므로써 연산 증폭기(13)의 출력 오프셋 전압이 작아진다.
상기한 연산 증폭기(13)와 입력 바이어스 전류 보상 회로부(14)는 프로세스상의 β(β=IC/IB)의 변화 특성에 둔감한 특성을 갖는 잘 제어된 신호를 만들어 차동 증폭기부(15)로 입력한다.
끝으로, 차동 증폭기(Q1, Q2)와 두 개의 전류 미러(Q13,Q14와 Q15,Q16)로 구성된 차동 증폭기부(15)는, 상기한 정전압 발생기(12)의 출력(Vref)과, 상기한 전압-전류 변환부(11)의 출력과 상기한 연산 증폭기(13)의 출력 전류(Q9의 출력)를 믹싱(mixing)한 신호를 입력으로 하여 안정된 미세 전류를 출력(Iout1, Iout2)한다.
즉, 상기 믹싱한 신호와 기준 신호(Regular Output 신호:Vref)를 차동 증폭기부(15)의 각 입력 신호로 하여 차동 증폭기(Q1, Q2)의 콜렉터 전류를 두 개의 전류 미러(Q13,Q14와 Q15,Q16)에 의해 미러링(Mirroring)해서 어떠한 공정상의 변화와 공급의 변화에도 둔감한 잘 제어된 차동 증폭기부(15)의 출력 전류(Iout1, Iout2)를 만든다.
상기한 두 신호의 차이에 의해서 출력 전류(Iout1, Iout2)를 정밀하게 조절할 수 있다.
여기에서 사용한 정전압 발생기(12)는 5V의 전원에서 2.5V의 정전압을 발생하는 회로를 사용하고 있으며, 이 회로는 밴드갭 레퍼런스(Bandgap reference)로 구성된 회로로써, 전원(Power supply)의 변화와 온도 변화에 의한 VBE의 변화를 제거하여 안정한 정전압을 공급하는 회로를 사용한다.
또한, 입력 바이어스 전류 보상 회로부(14)의 전류 싱크(Sink) 양은 연산 증폭기(13)의 전류 싱크 양보다 항상 1/βnpn(βnpn; npn 트랜지스터의 normal IC/IB값)배로 유지된다. 이것은 βnpn이 변해도 연산 증폭기(13)의 바이어스 전류의 두 입력 차이가 없도록 하기 위해서이다.
즉, 어떠한 β의 변화에도 항상 입력 오프셋 전류에 의한 오프셋 전압이 발생하지 않는다.
각 부분을 좀 더 상세하게 설명하면,
연산 증폭기(13)는 제5 트랜지스터(Q5)와, 제6 트랜지스터(Q6)로 이루어진 증폭기 입력단과 제9 트랜지스터(Q9)와, 제10 트랜지스터(Q10)의 액티브 로드(Active load) 구조를 가지고 있으며, 제4 트랜지스터(Q4)의 베이스가 콜렉터와 연결되어 부 궤환 회로를 구성하고 있다. 이 회로의 바이어스 전류 싱크 양을 IEE라 하면 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)의 베이스 전류는 IEE/2 X 1/βnpn로 나타난다.
입력 바이어스 전류 보상 회로부(14)의 전류 흐름을 보면, 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 콜렉터 전류(IC)가 IEE/βnpn X 1/2(=Ic)로 나타나며 이 전류(Ic)가 제7 트랜지스터(Q7)와 제8 트랜지스터(Q8)에 의해 전류 미러(current mirror)되어 연산 증폭기(13)의 제5 트랜지스터(Q5)의 베이스 전류로 공급되게 되어 있다.
전압-전류 변환부(11)에서의 전압-전류 변환은 단순히 Rctl로 이루어지며 이 Rctl의 값을 조정함으로써, 차단 증폭기부(15)의 출력 전류(Iout1과 Iout2)의 센시티비티(Sensitivity)를 원하는 어플리케이션에 맞게 쉽게 조정할 수 있다.
입력 제어 신호(Vin)의 입력 다이나믹 래인지의 크기를 크게 하고 싶으면 Rctl값을 크게 하면 되고 이때도 정확한 미세 조정이 가능하다. Rctl값을 조정함에 따라 제어 신호의 입력 다이나믹 래인지를 크게 한다든지 또는 정확한 미세 조정을 하는 두가지 점을 적절하고 손쉽게 최적화할 수 있다.
제5도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로에서 입력 제어 신호가 없을 때, 연산 증폭기(13)의 일부 파형을 나타낸 도면이다.
제5도는 입력 제어 신호(Vin)의 오픈(Open)시(입력 없음) 연산 증폭기(13)의 두 입력 바이어스 전류(IB1, IB2)를 각각 나타내고 있다. 두 전류 차이는 수 nA이다.
제6도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로에서 입력 제어 신호가 5V-0V로 스윙할 때, 차동 증폭기부(15)의 출력 전류 파형을 나타낸 도면이다.
제6도는 입력 제어 신호(Vin)를 5V-0V로 스윙(swing) 입력시 나타나는 차동 증폭기부(15)의 출력 전류(Iout1과 Iout2)의 파형을 보이고 있다.
또, 입력 제어 신호(Vin)의 입력시 VA의 변화를 보이고 있다.
VA=Vin X 1/(1+Rctl X IEE/2VT)로 나타난다.
제7도는 이 발명의 실시예에 따른 연산 증폭기를 이용한 전류 미세 조정 회로의 연산 증폭기의 등가 모델을 나타낸 도면이다.
이 증폭기는 AV=1인 구조를 가지고 있다.
이상에서와 같이 이 발명의 실시예에서, 입력 제어 신호의 큰 입력 다이나믹 래인지에 대해 센싱이 가능하며, 출력 전류를 미세하고 정확하게 조정하고, 원하는 어플리케이션(Application)에 따라 충분한 최적화가 가능한 연산 증폭기를 이용한 전류 미세 조정 회로를 제공할 수 있다.
이 발명의 이러한 효과는 모든 아날로그 디바이스에 이용될 수 있다.

Claims (7)

  1. 입력 제어 전압을 입력받아 입력 전류로 변환하여 출력하는 전압 전류 변환부, 5V 전원으로 2.5V의 안정된 정전압을 발생하는 정전압 발생기, 상기 정전압을 비반전 입력단자로 상기 전압 전류 변환부의 출력 신호를 반전 입력단자로 각각 입력받고 출력단은 상기 반전 입력단으로 궤환시켜, 상기 입력 제어 전압의 동적 범위가 상기 전압 전류 변환부의 저항(Rctl)값에 의해 조절되도록 하는 연산 증폭기, 상기 정전압과 상기 연산 증폭기의 출력 신호를 입력받아 상기 연산 증폭기의 출력단에 다시 인가하여, 상기 연산 증폭기의 두 입력 바이어스 전류의 차이를 없애는 입력 바이어스 전류 보상회로부, 상기 전압 전류 변환부의 출력 신호와 상기 연산 증폭기의 출력 신호를 혼합한 신호와 상기 정전압을 각각의 입력단으로 입력받아 미세 전류를 출력하는 차동 증폭기부로 이루어지는 연산 증폭기를 이용한 전류 미세 조정 회로.
  2. 제1항에서, 상기 연산 증폭기의 전류 싱크량은, 상기 연산 증폭기를 구성하는 트랜지스터의 전류 이득값(βnpn)에 상기 입력 바이어스 전류 보상회로부의 전류 싱크량을 곱한 크기로 되는 것을 특징으로 하는 연산 증폭기를 이용한 전류 미세 조정 회로.
  3. 제1항에서, 상기 연산 증폭기는 상기 전압 전류 변환기로부터 출력 신호를 베이스 단자로 입력받고 콜렉터 단자와 상기 베이스 단자가 연결된 제5 트랜지스터(Q5), 상기 정전압을 베이스 단자로 입력받고 에미터 단자는 상기 제5 트랜지스터(Q5)의 에미터 단자와 연결된 제6 트랜지스터(Q6), 상기 제5 트랜지스터(Q5)의 에미터 단자와 접지 사이에 삽입된 전류원(IEE), 콜렉터 단자에 상기 제5 트랜지스터(Q5)의 콜렉터 단자가 연결된 제9 트랜지스터(Q9), 콜렉터 단자에 상기 제6 트랜지스터(Q6)의 콜렉터 단자가 연결되고 베이스 단자에 상기 제9 트랜지스터(Q9)의 베이스 단자가 연결된 제10 트랜지스터(Q10), 베이스 단자에 상기 제10 트랜지스터(Q10)의 콜렉터 단자가 연결된 제11 트랜지스터(Q11), 상기 제11 트랜지스터(Q11)의 콜렉터 단자와 상기 접지 사이에 삽입된 제2 저항(R2), 상기 제9 트랜지스터(Q9)의 베이스 단자와 상기 제11 트랜지스터(Q11)의 에미터 단자 사이에 삽입된 제3 저항(R3), 상기 제9 트랜지스터(Q9)의 에미터 단자와 상기 5V 전원 사이에 삽입된 제4 저항(R4), 상기 제10 트랜지스터(Q10)의 에미터 단자와 상기 5V 전원 사이에 삽입된 제5 저항(R5)으로 이루어지는 연산 증폭기를 이용한 전류 미세 조정 회로.
  4. 제1항에서, 상기 입력 바이어스 전류 보상회로부는 베이스 단자에 상기 정전압이 입력되고 콜렉터 단자에 상기 5V 전원이 연결된 제3 트랜지스터(Q3), 베이스 단자에 상기 전압 전류 변환부의 출력 신호가 입력되고 에미터 단자가 상기 제3 트랜지스터(Q3)의 에미터 단자와 연결된 제4 트랜지스터(Q4), 상기 제3 트랜지스터(Q3)의 에미터 단자와 상기 제4 트랜지스터(Q4)의 에미터 단자에 한쪽 단자가 연결되고, 다른 쪽 단자는 접지된 전류원(IEE/βnpn), 콜렉터 단자에 상기 제4 트랜지스터(Q4)의 콜렉터 단자가 연결되고 에미터 단자에 상기 5V 전원이 연결되고 베이스 단자와 상기 콜렉터 단자가 연결된 제7 트랜지스터(Q7), 베이스 단자가 상기 제7 트랜지스터(Q7)의 베이스 단자에 연결되고 에미터 단자가 상기 5V 전원에 연결되고 콜렉터 단자가 상기 제9 트랜지스터(Q9)의 콜렉터 단자에 연결된 제8 트랜지스터(Q8)로 이루어지며, 상기 연산 증폭기의 전류 싱크로 동작하는 것을 특징으로 하는 연산 증폭기를 이용한 전류 미세 조정 회로.
  5. 제4항에 있어서, 상기한 제7 트랜지스터(Q7)와 상기한 제8 트랜지스터(Q8)가 전류 미러를 구성하는 것을 특징으로 하는 연산 증폭기를 이용한 전류 미세 조정 회로.
  6. 제1항에서, 상기 차동 증폭기부는 서로 대칭 구조를 갖는 2개의 트랜지스터(Q1, Q2), 베이스 단자가 서로 연결된 2개의 트랜지스터(Q13, Q14)로 이루어지는 제1 전류 미러 및 베이스 단자가 서로 연결된 2개의 트랜지스터(Q15, Q16)로 이루어지는 제2 전류 미러로 구성된 것을 특징으로 하는 연산 증폭기를 이용한 전류 미세 조정 회로.
  7. 제1항에서, 상기한 전압 전류 변환부는 저항(Rctl)으로 이루어지고 저항(Rctl)의 크기를 조정하여 상기 차동 증폭기부의 출력 전류(Iout1, Iout2)의 감도를 조정하는 것을 특징으로 하는 연산 증폭기를 이용한 전류 미세 조정 회로.
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