KR0137553B1 - Gate formation method - Google Patents

Gate formation method

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KR0137553B1 KR1019940035490A KR19940035490A KR0137553B1 KR 0137553 B1 KR0137553 B1 KR 0137553B1 KR 1019940035490 A KR1019940035490 A KR 1019940035490A KR 19940035490 A KR19940035490 A KR 19940035490A KR 0137553 B1 KR0137553 B1 KR 0137553B1
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Abstract

본 발명은 기존의 포토장비에 의하여 정의되는 감광막의 길이보다 게이트의 길이를 약 0.5㎛줄이는 방법에 관한 것으로, 실리콘 기판(5)위에 제1전도성박막(8) 및 절연막(9)을 연속적으로 도포한 후 게이트 마스크를 사용하여 게이트가 형성될 부분을 감광막에 의하여 정의하고, 절연막(9)을 식각하고 측벽절연막(8)위에 선택적으로 제2전도성박막(11)을 성장함과 동시에 노출된 절연막들(9,10)을 선택적으로 식각하고 LDD를 형성한 후 제1전도성박막(8)을 식각하여 게이트를 형성한다.The present invention relates to a method of reducing the gate length by about 0.5 [mu] m from the length of the photosensitive film defined by conventional photo equipment, wherein the first conductive thin film 8 and the insulating film 9 are successively coated on the silicon substrate 5. After that, a portion of the gate to be formed is defined by the photoresist using a gate mask, and the insulating layers 9 are etched and the second conductive thin films 11 are selectively grown on the sidewall insulating layers 8 and the exposed insulating layers ( 9 and 10 are selectively etched to form an LDD, and then the first conductive thin film 8 is etched to form a gate.

Description

게이트 형성방법Gate Formation Method

제1도는 종래의 방법에 의하여 형성된 게이트 단면도.1 is a cross-sectional view of a gate formed by a conventional method.

제2도의 (a) 내지 (d)는 본 발명에 따른 게이트 형성방법을 순서대로 나타낸 단면도.2A to 2D are cross-sectional views sequentially illustrating a gate forming method according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1,5:실리콘 기판2,6:소자격리용 절연막1,5 silicon substrate 2,6 insulating film for device isolation

3,7:게이트 절연막4:다결정 실리콘(게이트)3,7 gate insulating film 4: polycrystalline silicon (gate)

8:제1전도성 박막8: first conductive thin film

9,10:CVD(Chemical Vapor Deposition) 절연막9,10: CVD (Chemical Vapor Deposition) insulating film

11:제2전도성 박막(게이트)12:LDD(Lightly Doped Drain)영역11: second conductive thin film (gate) 12: lightly doped drain (LDD) region

본 발명은 게이트 형성방법에 관한 것으로, 더 구체적으로는 기존의 포토장비에 의하여 정의되는 감광막의 길이보다 게이트의 길이를 약 0.5㎛줄이는 공정방법에 관한 것이다.The present invention relates to a gate forming method, and more particularly to a process method for reducing the length of the gate by about 0.5㎛ than the length of the photosensitive film defined by the existing photo equipment.

포토마스크를 사용하여 게이트를 정의할 때, 장비의 성능에 따라서 가능한 최소선폭으로 게이트의 길이가 정의된다.When defining a gate using a photomask, the length of the gate is defined as the minimum possible line width, depending on the equipment's capabilities.

또한, 게이트 길이를 더 줄이기 위하여 직접묘화(direct writing)방식의 전자빔(e-beam)을 사용하는 방법이 있다.In addition, there is a method using an e-beam of a direct writing method to further reduce the gate length.

그러나 양산성 있는 방법으로는 포토 장비를 사용하여야 한다.However, photo equipment should be used for mass production methods.

따라서 전자빔을 사용하지 않고 기존의 포토 장비를 이용하여 이빔에서 정의가능한 정도의 게이트를 정의하게 되면 양산성이 있게 된다.Therefore, if the gate is defined to the extent that can be defined in the e-beam using the existing photo equipment without using the electron beam becomes mass-producible.

종래의 게이트를 형성하는 기술로는, 게이트 절연막이 형성된 웨이퍼에 다결정 실리콘을 도포한 후 감광막에 의하여 정의된 길이만큼 게이트의 길이를 정의하는 방법이 있다.A conventional method of forming a gate is a method of defining a length of a gate by a length defined by a photosensitive film after applying polycrystalline silicon to a wafer on which a gate insulating film is formed.

이 기술에 따르면, 감광막에 의하여 정의된 감광막의 길이가 게이트 길이가 되므로 게이트의 길이를 기존의 포토장비의 정의한계(resolution limit) 이하로 정의할 수 없게 되는 단점이 있다.According to this technique, since the length of the photoresist defined by the photoresist becomes the gate length, the gate length cannot be defined below the resolution limit of the existing photo equipment.

물론 직접묘화(direct writing)방식의 전자빔을 사용하여 게이트의 길이를 줄일 수는 있으나 시간이 많이 소요되므로 양산성에 문제가 있다.Of course, although the length of the gate can be reduced by using a direct writing electron beam, there is a problem in mass productivity because it takes a long time.

제1도는 종래의 방법에 의하여 형성되는 게이트 단면도 구조를 나타낸다.1 shows a gate cross-sectional structure formed by a conventional method.

소자격리용 절연막(2)에 의하여 소자격리를 수행한 후 게이트 절연막(3)을 형성하고 다결정 실리콘(4)을 도포한다.After the device isolation is performed by the device isolation insulating film 2, the gate insulating film 3 is formed and the polycrystalline silicon 4 is coated.

상기 다결정 실리콘(4) 위에 감광막을 도포한 후 게이트 마스크를 사용하여 감광막을 도포하고 노출된 다결정 실리콘(4)을 건식식각하여 게이트(4)를 정의한다.After the photosensitive film is coated on the polycrystalline silicon 4, the photosensitive film is coated using a gate mask, and the exposed polycrystalline silicon 4 is dry-etched to define the gate 4.

위에서 기술한 바와 같이 게이트(4)를 제조하는 경우, 포토장비에 의하여 정의되는 감광막의 길이가 바로 게이트의 길이가 된다(감광막의 길이 대(對)이 감광막에 의하여 정의되는 다결정 실리콘 게이트(4)의 길이는 1:1임).When manufacturing the gate 4 as described above, the length of the photoresist film defined by the photo equipment becomes the length of the gate (the polycrystalline silicon gate 4 in which the length band of the photoresist film is defined by the photoresist film). Has a length of 1: 1).

따라서 게이트의 길이는 포토장비의 정의한계에 의하여 지배를 받게 되는 단점이 있다.Therefore, the length of the gate has a disadvantage that is governed by the definition limit of the photo equipment.

따라서, 기존의 스텝 앤드 리피트(step and repeat)방식의 포토장비를 이용하여 장비의 정의한계 이하로 게이트를 형성하게 되면 양산성 측면에서 많은 이점을 얻을 수 있게 된다.Therefore, if the gate is formed below the defined limit of the equipment by using a conventional step and repeat (photo-and-repeat) type photo equipment can be obtained a lot of advantages in terms of mass production.

본 발명은 기존의 포토장비를 사용하여 전자빔(e-beam)에서 정의 가능한 정도의 게이트를 형성하는 방법을 제공하는데 그 목적이 있다.It is an object of the present invention to provide a method for forming a gate having a definable degree in an electron beam (e-beam) using existing photo equipment.

이제부터, 첨부된 도면을 참조하면서 본 발명에 대해 상세히 설명하겠다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도 (a) 내지 (d)는 본 발명에 따른 게이트 형성 제조공정들을 순서대로 나타낸 것이다.2 (a) to (d) show the gate forming manufacturing processes according to the present invention in order.

제2도 (a)를 참조하여, 실리콘기판(5)에 공지의 기술을 이용하여 절연막(6)에 의하여 소자격리를 수행하고 게이트 절연막(7)을 형성한 후, 화학증착법(Chemical Vapor Deposition)을 사용하여 제1전도성박막(8) 및 절연막(9)을 각각 약 5nm~300nm 및 100nm~500nm로 연속적으로 도포한다.Referring to FIG. 2 (a), after isolation of the silicon substrate 5 by the insulating film 6 using a known technique, the gate insulating film 7 is formed, and then chemical vapor deposition (Chemical Vapor Deposition). The first conductive thin film 8 and the insulating film 9 are successively coated at about 5 nm to 300 nm and 100 nm to 500 nm, respectively.

이때, 제1전도성박막(8)의 불순물(p 또는 n-type)농도는 1018~5×1020cm-3정도이다.At this time, the impurity (p or n-type) concentration of the first conductive thin film 8 is about 10 18 ~ 5 × 10 20 cm -3 .

상기 제1전도성박막(8)은 절연막(9) 식각시 식각보호막으로 사용되어 게이트 절연막을 보호하는 역할을 하기도 하며, 이후에 설명될 제2도 (c)와 관련된 공정에서 제2전도성박막(11)인 에택시층(epitaxial layer)이 형성되는 씨드(seed)역할을 하게 된다.The first conductive thin film 8 is used as an etch protective film when the insulating film 9 is etched to protect the gate insulating film, and the second conductive thin film 11 in the process related to FIG. ) Serves as a seed (epitaxial layer) is formed.

상기 제1전도성박막(8)으로는 다결정 실리콘 및 다결정 실리콘 저마늄이 사용될 수 있다.Polycrystalline silicon and polycrystalline silicon germanium may be used as the first conductive thin film 8.

상기 제1전도성박막(8)으로 다결정 실리콘 대신 다결정 실리콘 저마늄을 사용하여(저마늄의 몰분율을 변화하여) MOSFET의 문턱전압(threshold voltage)를 조절할 수도 있다.The threshold voltage of the MOSFET may be controlled by using polycrystalline silicon germanium (by changing the mole fraction of germanium) instead of polycrystalline silicon as the first conductive thin film 8.

이 경우 저마늄 몰분율은 0%~80% 정도의 범위에서 변화된다.In this case, the germanium mole fraction is changed in the range of 0% to 80%.

이어, 제2도 b를 참조하여, 절연막(9)위에 감광막을 도포한 후 게이트 마스크를 사용하여 길이를 L만큼 정의한다.Next, referring to FIG. 2B, after the photosensitive film is coated on the insulating film 9, the length is defined by L using a gate mask.

이때 정의되는 게이트의 길이와 감광막의 길이는 L(제2도의 (b)의 L)로서 길게 된다.At this time, the length of the gate and the length of the photosensitive film are defined as L (L in FIG. 2B).

즉 포토장비에 의하여 정의되는 감광막의 길이가 직접 게이트의 길이로 1:1 전사된다.That is, the length of the photosensitive film defined by the photo equipment is directly transferred 1: 1 to the length of the gate.

이어, 제2도 (c)를 참조하여, 절연막(10)측벽을 에치백(etch back)방법에 의하여 형성한다.Next, referring to FIG. 2C, the sidewalls of the insulating film 10 are formed by an etch back method.

상기 측벽절연막(10)은 화학증착법(Chemical Vapor Deposition)에 의하여 형성되며 두께는 100nm~500nm로 형성된다.The sidewall insulating layer 10 is formed by chemical vapor deposition and has a thickness of 100 nm to 500 nm.

특히, 상기 측벽절연막(10)두께의 2배만큼의 길이가 포토장비에 의하여 정의된 게이트길이(제2도 (b)의 L)에서 줄어들게 되어 게이트의 길이가 줄어들게 된다.In particular, the length of twice the thickness of the sidewall insulating film 10 is reduced at the gate length defined by the photo equipment (L in FIG. 2B), thereby reducing the length of the gate.

예를 들어, 포토장비에 의하여 정의된 게이트길이(제2도의 (b)의 L)가 0.5㎛이면 상기 방법에 의하여 형성되는 최종 게이트의 길이는 0.6㎛~0.2㎛가 된다.For example, when the gate length defined by the photo equipment (L in FIG. 2B) is 0.5 µm, the length of the final gate formed by the above method is 0.6 µm to 0.2 µm.

상기 측벽절연막(10)의 형성후 노출된 제1전도성박막(8)을 씨드(seed)로 하여 선택적으로 제2전도성박막(11)을 형성한다.The second conductive thin film 11 is selectively formed by using the exposed first conductive thin film 8 after forming the sidewall insulating film 10 as a seed.

상기 제2전도성 박막(11)으로는 다결정 실리콘, 다결정 실리콘 저마늄 또는 금속성 실리사이드가 사용될 수 있다.As the second conductive thin film 11, polycrystalline silicon, polycrystalline silicon germanium, or metallic silicide may be used.

제2전도성박막(11)이 다결정 실리콘 또는 다결정 실리콘 저마늄일 경우, 불순물(p 또는 n-type)농도가 1018~5×1020cm-3정도이다.When the second conductive thin film 11 is polycrystalline silicon or polycrystalline silicon germanium, the impurity (p or n-type) concentration is about 10 18 to 5 x 10 20 cm -3 .

상기 제2전도성박막(8)이 상기 다결정 실리콘 저마늄일 경우, 저마늄 몰분율은 0%~80% 범위 내에서 결정된다.When the second conductive thin film 8 is the polycrystalline silicon germanium, the germanium mole fraction is determined within a range of 0% to 80%.

제2전도성박막(8)이 금속성 실리사이드일 경우, 그것의 두께는 10~300nm 정도이다.When the second conductive thin film 8 is metallic silicide, its thickness is about 10 to 300 nm.

한편, 절연막들(9,10)은 산화막, 산화막/질화막, 산화막/질화막/산화막 중 하나로 형성될 수도 있다.Meanwhile, the insulating layers 9 and 10 may be formed of one of an oxide film, an oxide film / nitride film, and an oxide film / nitride film / oxide film.

이어, 제2도(d)를 참조하여, 노출된 절연막(9,10)을 제1전도성 박막(8)을 식각 보호막으로 하여 선택적 습식식각에 의하여 제거한 후 LDD(Lightly Doped Drain)(12)를 형성한다.Subsequently, referring to FIG. 2D, the exposed insulating films 9 and 10 are removed by selective wet etching using the first conductive thin film 8 as an etch protective film, and then the LDD 12 is removed. Form.

상기 공정에 의하여 형성된 게이트 길이(제2도의 d의 L')는 포토 장비에 의하여 정의된 게이트길이(제2도의 b의 L)보다 측벽절연막(10)두께 W(제2도 c참조)의 2배만큼 줄어들게 된다(즉, L'=L-2W).The gate length formed by the above process (L ′ in d of FIG. 2) is equal to 2 of the sidewall insulating film 10 thickness W (see FIG. 2 c) than the gate length defined by photo equipment (L in FIG. It decreases by a factor (ie L '= L-2W).

특히, LDD를 형성할때 제1전도성박막(8)은 이온주입(ion implant)시 방해하는 역할을 하여 얕게 LDD를 형성할 수 있는 장점이 있다.In particular, when the LDD is formed, the first conductive thin film 8 has an advantage in that the LDD can be formed shallowly by hindering the ion implantation.

이어, 제1전도성박막(8)을 식각하여 게이트구조를 완성한다.Subsequently, the first conductive thin film 8 is etched to complete the gate structure.

이상에서 설명된 바와 같은 본 발명의 제조방법에 따르면, 기존의 포토공정을 사용하여 게이트의 길이를 약 0.5㎛정도 줄일 수 있으므로 직접묘화(direct writing)방식에 의하여 게이트를 정의하는 방법에 비하여 양산성에 적합하다.According to the manufacturing method of the present invention as described above, since the length of the gate can be reduced by about 0.5 μm by using a conventional photo process, compared to the method of defining the gate by a direct writing method, Suitable.

이 방법은 CMOS나 BiCMOS 등의 게이트를 형성하는데 적용될 수 있다.This method can be applied to forming a gate such as CMOS or BiCMOS.

Claims (13)

절연막(6)에 의하여 소자격리를 하고 게이트 절연막(7)이 형성된 실리콘 기판(5)위에 제1전도성박막(8) 및 절연막(9)을 연속적으로 도포한 후 게이트 마스크를 사용하여 게이트가 형성될 부분을 감광막에 의하여 정의하는 공정과;Device isolation is performed by the insulating film 6 and the first conductive thin film 8 and the insulating film 9 are successively coated on the silicon substrate 5 on which the gate insulating film 7 is formed, and then a gate is formed using a gate mask. Defining a portion by a photosensitive film; 상기 절연막(9)을 식각하고 측벽절연막(10)을 에치백에 의하여 형성한 후 상기 노출된 제1전도성박막(8)위에 선택적으로 제2전도성박막(11)을 성장함과 동시에 상기 노출된 절연막들(9,10)을 선택적으로 식각하고 LDD를 형성한 후 상기 제1전도성박막(8)을 식각하여 게이트를 형성하는 공정을 포함하는 게이트 형성 방법.After etching the insulating film 9 and forming the sidewall insulating film 10 by etch back, the second insulating thin film 11 is selectively grown on the exposed first conductive thin film 8 and the exposed insulating films Selectively etching (9,10) and forming an LDD, followed by etching the first conductive thin film (8) to form a gate. 제1항에 있어서,The method of claim 1, 상기 제1전도성박막(8)은 다결정 실리콘 또는 다결정 실리콘 저마늄인 것을 특징으로 하는 게이트 형성방법.And the first conductive thin film (8) is polycrystalline silicon or polycrystalline silicon germanium. 제2항에 있어서,The method of claim 2, 상기 제1전도성박막(8)이 다결정 실리콘 저마늄일 경우, 저마늄 몰분율을 0%~80%로 하는 것을 특징으로 하는 게이트 형성방법.When the first conductive thin film (8) is polycrystalline silicon germanium, the germanium mole fraction is set to 0% to 80%. 제2항에 있어서,The method of claim 2, 상기 제1전도성박막(8)의 불순물 농도가 1018~5×1020cm-3인 것을 특징으로 하는 게이트 형성방법.The impurity concentration of the first conductive thin film (8) is 10 18 ~ 5 × 10 20 cm -3 The gate forming method. 제2항에 있어서,The method of claim 2, 상기 제1전도성박막(8)의 두께가 5~300nm인 것을 특징으로 하는 게이트 형성방법.The thickness of the first conductive thin film (8) is 5 to 300nm, characterized in that the gate forming method. 제1항에 있어서,The method of claim 1, 상기 제2전도성박막(8)이 다결정 실리콘, 다결정 실리콘 저마늄 및 금속성 실리사이드 중 하나인 것을 특징으로 하는 게이트 형성방법.And wherein said second conductive thin film (8) is one of polycrystalline silicon, polycrystalline silicon germanium and metallic silicide. 제6항에 있어서,The method of claim 6, 상기 제2전도성박막(8)이 상기 다결정 실리콘 저마늄일 경우, 저마늄 몰분율을 0%~80%로 하는 것을 특징으로 하는 게이트 형성방법.When the second conductive thin film (8) is the polycrystalline silicon germanium, the germanium mole fraction is set to 0% to 80%. 제6항에 있어서,The method of claim 6, 상기 제2전도성박막(8)이 상기 다결정 실리콘 또는 다결정 실리콘 저마늄일 경우, 불순물 농도가 1018~5×1020cm-3인 것을 특징으로 하는 게이트 형성방법.When the second conductive thin film (8) is the polycrystalline silicon or polycrystalline silicon germanium, the impurity concentration is 10 18 ~ 5 × 10 20 cm -3 . 제6항에 있어서,The method of claim 6, 상기 제2전도성박막(8)이 금속성 실리사이드일 경우, 두께가 10~300nm인 것을 특징으로 하는 게이트 형성방법.When the second conductive thin film (8) is a metallic silicide, the gate forming method, characterized in that the thickness is 10 ~ 300nm. 제1항에 있어서,The method of claim 1, 상기 절연막(9)은 산화막, 산화막/질화막, 산화막/질화막/산화막중 하나인 것을 특징으로 하는 게이트 형성방법.And the insulating film (9) is one of an oxide film, an oxide film / nitride film, and an oxide film / nitride film / oxide film. 제10항에 있어서,The method of claim 10, 상기 절연막(9)의 두께는 100~500nm인 것을 특징으로 하는 게이트 형성 방법.The thickness of the insulating film (9) is a gate forming method, characterized in that 100 ~ 500nm. 제1항에 있어서,The method of claim 1, 상기 절연막(10)은 산화막, 산화막/질화막, 산화막/질화막/산화막 중 하나인 것을 특징으로 하는 게이트 형성방법.And the insulating film (10) is one of an oxide film, an oxide film / nitride film, and an oxide film / nitride film / oxide film. 제12항에 있어서,The method of claim 12, 절연막(10)의 두께가 100~500nm인 것을 특징으로 하는 게이트 형성방법.A gate forming method, characterized in that the thickness of the insulating film (10) is 100 ~ 500nm.
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