KR0137321B1 - Isolation voltage generator circuit & method of semiconductor memory device - Google Patents

Isolation voltage generator circuit & method of semiconductor memory device

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KR0137321B1
KR0137321B1 KR1019940034352A KR19940034352A KR0137321B1 KR 0137321 B1 KR0137321 B1 KR 0137321B1 KR 1019940034352 A KR1019940034352 A KR 1019940034352A KR 19940034352 A KR19940034352 A KR 19940034352A KR 0137321 B1 KR0137321 B1 KR 0137321B1
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김광호
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야.1. The technical field to which the invention described in the claims belongs.

다이내믹 랜덤 억세스 메모리 장치.Dynamic Random Access Memory Device.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

입출력라인을 고유하는 메모리어레이블럭간을 효과적을 분리함.Effective separation between memory array blocks that uniquely input / output lines.

3. 발명의 해결 방법의 요지.3. Summary of the solution of the invention.

다수의 메모리어레이블럭들을 구비하며, 메모리어레이블럭들이 입출력라인을 공유하는 다이내믹 랜덤 억세스 메모리장치에서 분리게이트어레이의 동작을 제어할 시, 메모리어레이블럭활성화신호의 입력을 분석하여 분리게이트어레이의 구동전원을 제어한다. 먼저 인접 메모리어레이블럭활성화신호 입력시 전원전압을 승압하여 인접 메모리어레이블럭의 분리게이트어레이로 공급하여 상기 인접 메모리어레이블럭들과 상기 입출력라인을 연결한다. 두번째로 자기 메모리어레이블럭활성화신호 입력시 분리전압을 접지레벨의 전압으로 스위칭시켜 인접 메모리어레이블럭의 분리게이트어레이로 공급되는 전압을 차단하여 인접 메모리어레이블럭들과 입출력라인을 분리한다. 세번째로 임의 메모리어레이블럭활성화신호 입력시 인접 메모리어레이블럭의 분리게이트어레이로 전원전압을 공급하여 인접 메모리어레이블럭들과 입출력라인을 대기상태로 만든다.When controlling the operation of the separation gate array in a dynamic random access memory device having a plurality of memory array blocks and the memory array blocks sharing input / output lines, the input power of the separation gate array is analyzed by analyzing the input of the memory array block activation signal. To control. First, when the adjacent memory array block activation signal is input, the power supply voltage is boosted and supplied to a separate gate array of the adjacent memory array block to connect the adjacent memory array blocks and the input / output line. Second, when the magnetic memory array block activation signal is input, the isolation voltage is switched to a voltage of ground level to cut off the voltage supplied to the isolation gate array of the adjacent memory array block to separate the adjacent memory array blocks and the input / output line. Third, when an arbitrary memory array block activation signal is input, the power supply voltage is supplied to the separate gate array of the adjacent memory array block to make the adjacent memory array blocks and the input / output line stand by.

4. 발명의 중요한 용도4. Important uses of the invention

메모리어레이블럭들이 입출력라인을 공유하는 반도체 메모리장치에서 분리게이트들의 동작 전압을 선택된 시점에서 승압시켜 공급함으로서 전력소모를 감축하는 동시에 비트라인 상의 신호를 정확하게 감지증폭기로 전달할 수 있음.In semiconductor memory devices in which memory array blocks share input and output lines, the voltages of the isolation gates are boosted at a selected point in time, thereby reducing power consumption and accurately transmitting signals on the bit lines to the sense amplifiers.

Description

반도체 메모리장치의 메모리어레이블럭간 분리전압발생회로 및 방법Separation Voltage Generation Circuit and Method between Memory Array Blocks of Semiconductor Memory Device

제1도는 반도체 메모리장치에서 각 메모리어레이블럭 사이에 위치한 비트라인 쌍의 구조를 도시하는 도면.1 is a diagram showing the structure of a pair of bit lines located between each memory array block in a semiconductor memory device.

제2도는 본 발명에 따른 반도체 메모리장치에서 분리전압을 발생하는 회로의 구성을 도시하는 도면.2 is a diagram showing a configuration of a circuit for generating a separation voltage in a semiconductor memory device according to the present invention.

제3도는 제2도의 각 부의 특성을 도시하는 파형도.FIG. 3 is a waveform diagram showing characteristics of each part of FIG.

제4도는 제3도와 같은 분리전압 발생회로를 사용하는 제1도의 각 부에서 발생되는 동작 특성을 도시하는 파형도.FIG. 4 is a waveform diagram showing operating characteristics generated in each part of FIG. 1 using a separate voltage generating circuit as in FIG.

제5도는 본 발명에 따른 반도체 메모리장치의 메모리어레이블럭간 분리회로를 도시하는 도면.5 is a diagram showing a circuit for separating memory array blocks of a semiconductor memory device according to the present invention.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리어레이블럭간을 분리하는 게이트의 동작전원을 발생하는 회로 및 그 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a circuit for generating an operating power source for a gate separating a memory array block and a control method thereof.

일반적으로 다이내믹 랜덤 억세스 메모리(DRAM)와 같은 반도체 메모리장치는 전체적인 메모리 칩의 사이즈를 감소시키기 위하여 인접하는 메모리어레이블럭(memory array block)의 비트라인을 같은 데이터 입출력라인(1/0 line)에 연결하고, 분리게이트(isolation transistor)를 사용하여 제어함으로서, 데이터의 통로를 결정한다. 또한 비트라인 쌍(bit line pair)에 차지 셰어링(charge sharing)된 신호를 증폭하기 위한 감지증폭기는 풀업용으로 사용되는 피모오스 형태의 감지증폭기(PMOS type sense amp) 및 풀다운용으로 사용되는 엔모오스 형태의 감지증폭기(NMOS type sense amp)가 있으며, 이들 감지증폭기들 중 어떤 한 감지증폭기를 공유하거나 또는 두 개의 감지증폭기를 모두 공유하는 방법이 제시되고 있다. 이와 같이 메모리어레이블럭간에 감지증폭기를 공유하기 위해서도 상기 분리게이트의 사용은 불가피하다.In general, semiconductor memory devices such as dynamic random access memory (DRAM) connect bit lines of adjacent memory array blocks to the same data input / output line (1/0 line) in order to reduce the size of the entire memory chip. In addition, by controlling using an isolation transistor, a passage of data is determined. In addition, a sense amplifier for amplifying a charge-sharing signal on a bit line pair is used for pull-up-type PMOS type sense amplifiers and pull-downs. There is a NMOS type sense amplifier, and a method of sharing any one of these sense amplifiers or sharing both sense amplifiers has been proposed. As such, the use of the separation gate is inevitable in order to share the sense amplifier between the memory array blocks.

종래의 반도체 메모리장치에서 상기 분리게이트의 동작을 제어하기 위한 동작전원은 반도체 메모리장치의 내부 전원전압을 사용하거나 또는 외부 전원전압을 사용하였다. 그러나 상기 분리게이트의 동작전압으로 내부 전원전압을 사용하거나 또는 외부 전원전압을 사용하는 경우, 비트라인 쌍의 차지 셰어링 시점에서 발생되는 분리게이트의 채널효과(narrow width effect) 및 비트라인 상의 전압 레벨 등에 의한 상기 분리게이트의 Vss전압 감소로 인하여 비트라인의 레벨을 반대편 노드로 충분하게 전달할 수 없게 되며, 이로 인해 억세스 속도가 지연되거나 오동작이 일어날 수 있다. 그리고 이와 같은 현상은 저전압으로 구동되는 반도체 메모리장치에서는 더욱 심하게 발생된다.In the conventional semiconductor memory device, an operating power source for controlling the operation of the isolation gate uses an internal power supply voltage or an external power supply voltage of the semiconductor memory device. However, when an internal power supply voltage or an external power supply voltage is used as the operation voltage of the separation gate, the channel width and the voltage level on the bit line of the separation gate occurring at the charge sharing time of the bit line pair Due to the Vss voltage reduction of the isolation gate, the level of the bit line cannot be sufficiently delivered to the opposite node, which may delay the access speed or cause a malfunction. Such a phenomenon is more severe in a semiconductor memory device driven with a lower voltage.

위와 같은 문제점을 해소하기 위하여 새로이 제안된 방법이 상기 분리게이트의 동작전압을 외부 전원전압보다 높게 승압된 전압(boosted voltage)으로 사용하는 것이다. 이런 승압된 전압은 별도로 구비되는 전원 승압회로에서 발생한다. 그러나 상기와 같이 별도의 전원승압회로를 사용하는 경우 상기와 같은 문제점을 해소할 수 있지만, 프리차지 주기(precharge cycle)에서도 승압된 전압을 계속 발생하게 됨으로써 대기전류(standby current)가 증가된다. 따라서 저전력 소모를 구현하고자 하는 반도체 메모리장치에서 이것은 치명적인 결함이 될 수 있다.In order to solve the above problems, a newly proposed method is to use the operating voltage of the separation gate as a boosted voltage higher than an external power supply voltage. This boosted voltage is generated in a power boost circuit provided separately. However, when the separate power boost circuit is used as described above, the above problem can be solved, but the standby current is increased by continuously generating the boosted voltage even in the precharge cycle. Therefore, this may be a fatal defect in a semiconductor memory device that wants to realize low power consumption.

따라서 본 발명의 목적은 데이터 입출력라인을 공유하는 반도체 메모리장치에서 저전력을 소모하여 간단하게 메모리어레이블럭간을 분리하는 분리게이트에 동작전원을 발생하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit for generating an operation power source in a separation gate that simply separates memory array blocks by consuming low power in a semiconductor memory device sharing a data input / output line.

본 발명의 다른 목적은 감지증폭기를 공유하는 반도체 메모리장치에서 저전력을 소모하여 간단하게 메모리어레이블럭간을 분리하는 분리게이트의 동작전원을 발생하는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit for generating an operating power source of a separation gate that simply separates memory array blocks by consuming low power in a semiconductor memory device sharing a sense amplifier.

본 발명의 또 다른 목적은 데이터 입출력라인 및 감지증폭기를 공유하는 반도체 메모리장치에서 메모리어레이블럭들을 분리하는 분리게이트의 동작전원을 효과적으로 발생할 수 있는 회로를 제공함에 있다.It is still another object of the present invention to provide a circuit capable of effectively generating an operation power source of a separation gate separating memory array blocks in a semiconductor memory device sharing a data input / output line and a sense amplifier.

본 발명의 또 다른 목적은 데이터 입출력라인 및 감지증폭기를 공유하는 반도체 메모리장치에서 저전력을 소모하여 메모리어레이블럭간을 분리할 수 있는 방법을 제공함에 있다.Another object of the present invention is to provide a method for separating memory array blocks by consuming low power in a semiconductor memory device sharing a data input / output line and a sense amplifier.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은 다수개의 메모리어레이블럭들을 구비하며, 상기 각각의 메모리어레이블럭들이 제1인접 메모리어레이블럭과 공유하는 두쌍의 입출력라인들과 연결/분리하기 위한 제1분리게이트어레이 및 제2인접 메모리어레이블럭과 공유하는 두쌍의 입출력라인들과 연결/분리하기 위한 제2분리게이트어레이를 구비하는 다이내믹 랜덤 억세스 메모리장치에서 상기 분리게이트어레이의 동작전원을 발생하는 회로가 제1인접블럭활성화신호 및 제2인접블럭활성화신호를 입력하는 제1입력수단과 자기블럭활성화신호를 입력하는 제2입력수단과 제1인접메모리어레이블럭의 제2분리게이트어레이와 제2인접메모리어레이블럭의 제1분리게이트어레이의 게이트전극들에 공통 연결되는 출력수단과, 차지펌프수단을 구비하며, 제1전압과 상기 출력수단 사이에 연결되고 제어단이 상기 제1입력수단에 연결되어 상기 인접블럭활성화신호 입력시 상기 차지펌프수단이 상기 전원전압을 승압하여 상기 출력수단으로 출력하는 전원승압수단과, 상기 출력수단과 제2전압 사이에 연결되며 제어단이 상기 제2입력수단에 연결되어 자기블럭활성화신호 입력시 상기 출력수단의 출력을 제2전압레벨로 천이시키는 수단으로 구성되어, 상기 자기블럭활성화신호 수신시 인접하는 메모리어레이블럭의 분리게이트어레이들을 오프시키는 동시에 인접하는 메모리어레이블럭들의 분리전압 발생회로부터 출력되는 승압전압에 의해 자기 메모리어레이블럭의 분리게이트어레이들이 온되도록 동작하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention includes a plurality of memory array blocks, each of which includes a first pair for connecting / disconnecting two pairs of input / output lines each of which is shared with a first adjacent memory array block. In a dynamic random access memory device having a second gate gate for connecting / disconnecting a pair of input / output lines shared with a split gate array and a second adjacent memory array block, a circuit for generating an operating power source of the split gate array is provided. First input means for inputting a first adjacent block activation signal and a second adjacent block activation signal; second input means for inputting a magnetic block activation signal; second split gate array and second adjacent memory of the first adjacent memory array block; Output means commonly connected to the gate electrodes of the first separation gate array of the array block, and a charge pump means A power supply voltage connected between the first voltage and the output means and a control terminal connected to the first input means so that the charge pump means boosts the power supply voltage and outputs the power supply voltage to the output means when the adjacent block activation signal is input; Means and a means connected between the output means and a second voltage and a control terminal connected to the second input means to transition the output of the output means to a second voltage level upon input of a magnetic block activation signal. When the magnetic block activation signal is received, the isolation gate arrays of the adjacent memory array blocks are turned off and the isolation gate arrays of the magnetic memory array block are turned on by the boosted voltage output from the separation voltage generation time of the adjacent memory array blocks. It features.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same parts in the figures represent the same reference signs wherever possible.

하기 설명에서 인접하는 메모리어레이블럭들이 엔모오스 래치형 감지증폭기를 공유하는 것 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제고하기 위해 나타나 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.In the following description, numerous specific details are set forth in order to provide a more general understanding of the present invention, such as where adjacent memory arrays share an NMOS latch type sense amplifier. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details.

여기에서 사용되는 자기블럭활성화신호라는 용어는 자신의 메모리어레이블럭이 선택될 시 발생되는 신호이다. 제1인접블럭활성화신호라는 용어는 자신의 메모리어레이블럭 번호의 이전 번호를 가지는 메모리어레이블럭(제5도의 도면에서 선택된 메모리어레이블럭의 좌측에 위치되는 메모리어레이블럭)이 선택될 시 발생되는 신호이다. 제1인접블럭활성화신호라는 용어는 자신의 메모리어레이블럭 번호의 다음 번호를 가지는 메모리어레이블럭(제5도의 도면에서 선택된 메모리어레이블럭의 우측에 위치되는 메모리어레이블럭)이 선택될 시 발생되는 신호이다. 블럭활성화신호는 반도체 메모리장치의 전 메모리어레이블럭에서 임의 메모리어레이블럭이 선택되면 발생되는 신호이다. 제1분리게이트란 상기 제1인접메모리어레이블럭이 선택될 시 자신의 메모리어레이블럭과 제1인접메모리어레이블럭을 분리하고, 자신의 메모리어레이블럭이 선택될 시 제1입출력라인과 연결시키는 분리게이트를 나타낸다.The term magnetic block activation signal used herein is a signal generated when its memory array block is selected. The first adjacent block activation signal is a signal generated when a memory array block (a memory array block located to the left of the memory array block selected in FIG. 5) is selected. . The first adjacent block activation signal is a signal generated when a memory array block (a memory array block located on the right side of the selected memory array block in FIG. 5) is selected. . The block activation signal is a signal generated when an arbitrary memory array block is selected from all memory array blocks of the semiconductor memory device. The first separation gate is a separation gate that separates its own memory array block and the first adjacent memory array block when the first adjacent memory array block is selected and connects the first input / output line when its memory array block is selected. Indicates.

제2분리게이트란 상기 제2인접메모리어레이블럭이 선택될 시 자신의 메모리어레이블럭과 제2인접메모리어레이블럭을 분리하고, 자신의 메모리어레이블럭이 선택될 시 제2입출력라인과 연결시키는 분리게이트를 나타낸다. 제1입출력라인은 자신의 메모리블럭어레이와 상기 제1인접메모리어레이블럭이 공유하는 입출력라인을 의미한다. 제2입출력라인은 자신의 메모리블럭어레이와 상기 제2인접메모리어레이블럭이 공유하는 입출력라인을 의미한다.The second separation gate is a separation gate that separates its own memory array block and the second adjacent memory array block when the second adjacent memory array block is selected and connects the second input / output line when its memory array block is selected. Indicates. The first input / output line refers to an input / output line shared between its own memory block array and the first adjacent memory array block. The second input / output line refers to an input / output line shared between its own memory block array and the second adjacent memory array block.

제1도는 하나의 비트라인 쌍에 연결되는 메모리셀의 정보를 감지 증폭하여 입출력라인으로 출력하는 구성들을 도시하는 도면으로, 두 메모리셀(11 및 17)이 제1형감지증폭기(14)를 공유하는 것을 예로하고 있다.FIG. 1 is a diagram illustrating a configuration of sensing and amplifying information of memory cells connected to one bit line pair and outputting the information to an input / output line. The two memory cells 11 and 17 share the first type sensing amplifier 14. This is an example.

여기에서 제1형감지증폭기(14)는 엔모오스 래치형의 감지증폭기이며, 제2형감지증폭기(12 및 16)은 피모오스 래치형 감지증폭기이다. 또한 제1메모리셀(11)을 중심으로 살펴보면 제2메모리셀(17)은 제2인접메모리어레이블럭에 위치되는 메모리셀이 되며, 따라서 피모오스 래치형 감지증폭기(12)는 제2형 제2감지증폭기이고 분리게이트(13)는 제2분리게이트이며 두 개의 입출력라인 쌍 IO1 및 IOB1과 IO2 및 IOB2는 제2입출력라인 쌍이 된다. 그리고 제2메모리셀(11)을 중심으로 살펴보면 제1메모리셀(11)은 제1인접메모리어레이블럭에 위치되는 메모리셀이 되며, 따라서 피모오스 래치형 감지증폭기(16)는 제2형 제1감지증폭기이고, 분리게이트(15)는 제1분리게이트이며 입출력라인 쌍 IO1 및 IOB1과 IO2 및 IOB2는 제1입출력라인 쌍이 된다.Here, the first type sensing amplifier 14 is an NMOS latch type sensing amplifier, and the second type sensing amplifiers 12 and 16 are PHIMOS latch type sensing amplifiers. The second memory cell 17 is a memory cell located in a second adjacent memory array block. Thus, the PMOS latch type sensing amplifier 12 is a second type second. The sense amplifier, the separation gate 13 is a second separation gate and two input and output line pairs IO1 and IOB1 and IO2 and IOB2 become a second input and output line pair. In the center of the second memory cell 11, the first memory cell 11 is a memory cell located in the first adjacent memory array block. Thus, the PMOS latch type sensing amplifier 16 is the second type first. The sense amplifier, the separation gate 15 is the first separation gate and the input and output line pairs IO1 and IOB1 and IO2 and IOB2 are first input and output line pairs.

제2도는 본 발명에 따른 분리전압(VISO)을 발생하는 회로의 구성을 도시하는 도면으로, 제1인접블럭활성화신호(PIA-1)와 제2인접블럭활성화신호 +1을 입력하는 노아게이트(21)는 상기 두 입력신호를 부논리합하여 노드(N1)로 출력한다. 상기 제1인접블럭활성화신호(PIA-1) 및 제2인접블럭활성화신호 +1은 해당하는 인접메모리어레이블럭이 선택될 시 하이 논리레벨로 활성화되며, 그 이외의 상태에서는 로우 논리레벨로 비활성화된 상태를 유지한다. 상기 노아게이트(21)는 제1입력수단이 된다. 인버터(22)는 상기 노드(N1)에 연결되어 노드(N1)의 논리를 반전출력한다. 펌핑캐패시터(23)는 모오스캐패시터로서 상기 인버터에 드레인전극 및 소오스전극이 공통접속되고 게이트전극이 노드(N2)에 연결된다. 상기 펌핑캐패시터(23)는 상기 인버터(22)에서 논리가 천이되는 신호를 출력할 시 노드(N2)로 전하를 펌핑시켜 노드(N2)의 전위를 상승시키는 기능을 수행한다. 엔모오스트랜지스터(24)는 드레인전극과 게이트전극이 전원전압(Vcc)에 공통연결되고 소오스전극이 노드(N2)에 연결된다. 상기 엔모오스트랜지스터(24)는 상기 노드(N2)에 Vcc-VT를 프리차지시키는 기능을 수행한다. 따라서 상기 노드(N2)는 Vcc-VT레벨로 프리차지된 상태를 유지하며, 상기 펌핑캐패시터(23)가 구동되면 상기 펌핑전하에 의해 전원전압(Vcc)보다 높은 전위를 갖는 승압전압(Vpp)을 발생한다. 피모오스트랜지스터(25)는 노드(N2)와 노드(N3)사이에 연결되고 게이트전극이 상기 노드(N1)에 연결되며 백게이트전극이 상기 노드(N2)에 연결된다. 상기 피모오스트랜지스터(25)는 상기 노드(N1)에 인접 메모리어레이블럭의 활성화신호가 발생되면 턴온되어 상기 노드(N2)의 승압전압(Vpp)을 노드(N3)로 전달하는 기능을 수행한다. 상기와 같은 인버터(22), 펌핑캐패시터(23), 엔모오스트랜지스터(24) 및 피모오스트랜지스터(25)의 구성은 전원승압수단에 대응된다. 노드(N4)로 입력되는 자기블럭활성화신호(PIA)는 자신의 메모리어레이블럭이 선택될 시 하이 논리레벨로 활성화되고 이외의 상태에서는 로우 논리레벨로 비활성화되는 신호이다. 상기 노드(N4)에 연결되는 인버터(28 및 29)는 상기 노드(N4)의 출력을 버퍼링한 후 출력한다. 엔모오스트랜지스터(30)는 상기 노드(N4) 및 접지전압(Vss) 사이에 연결되며 게이트전극이 상기 인버터(29)의 출력단에 연결된다. 상기 엔모오스트랜지스터(30)는 상기 자기블럭활성화신호(PIA) 발생시 턴온되어 상기 노드(N3)의 전하를 방전시켜 로우 논리레벨로 천이시키고, 이외의 상태에서는 오프되어 상기 노드(N3)의 전위를 유지시킨다. 상기 인버터(28, 29) 및 엔모오스트랜지스터는 상기 자기블럭활성화신호(PIA) 입력시 상기 분리전압(VISO)을 접지전압(Vss) 레벨로 출력하는 기능을 수행한다. 블럭활성화신호(PIB)는 반도체 메모리장치에서의 임의의 메모리어레이블럭이 선택되는 경우 로우 레벨로 활성화되는 신호이다.FIG. 2 is a diagram illustrating a configuration of a circuit for generating a separation voltage VISO according to an exemplary embodiment of the present invention. 21 negatively combines the two input signals and outputs them to the node N1. The first adjacent block activation signal PIA-1 and the second adjacent block activation signal +1 are activated at a high logic level when a corresponding adjacent memory array block is selected, and is deactivated at a low logic level in other states. Maintain state. The noble gate 21 is a first input means. The inverter 22 is connected to the node N1 and inverts the logic of the node N1. The pumping capacitor 23 is a MOS capacitor, and a drain electrode and a source electrode are commonly connected to the inverter, and a gate electrode is connected to the node N2. The pumping capacitor 23 performs a function of raising the potential of the node N2 by pumping charges to the node N2 when the inverter 22 outputs a signal to which the logic transitions. In the NMOS transistor 24, a drain electrode and a gate electrode are commonly connected to the power supply voltage Vcc, and a source electrode is connected to the node N2. The enMOS transistor 24 performs a function of precharging Vcc-V T to the node N2. Accordingly, the node N2 maintains a precharged state at a Vcc-V T level, and when the pumping capacitor 23 is driven, a boosted voltage Vpp having a potential higher than a power supply voltage Vcc by the pumping charge. Occurs. The PMO transistor 25 is connected between the node N2 and the node N3, a gate electrode is connected to the node N1, and a back gate electrode is connected to the node N2. The PMO transistor 25 is turned on when the activation signal of the adjacent memory array block is generated at the node N1 to transfer the boosted voltage Vpp of the node N2 to the node N3. The configuration of the inverter 22, the pumping capacitor 23, the enMOS transistor 24 and the PMOS transistor 25 as described above corresponds to the power boosting means. The magnetic block activation signal PIA input to the node N4 is a signal that is activated at a high logic level when its memory array block is selected and is inactivated at a low logic level in other states. Inverters 28 and 29 connected to the node N4 buffer and output the output of the node N4. The ENMO transistor 30 is connected between the node N4 and the ground voltage Vss, and a gate electrode is connected to the output terminal of the inverter 29. The NMO transistor 30 is turned on when the magnetic block activation signal PIA is generated to discharge the charge of the node N3 to transition to a low logic level, and is turned off in other states to turn off the potential of the node N3. Keep it. The inverters 28 and 29 and the MOS transistor perform a function of outputting the isolation voltage VISO to the ground voltage Vss level when the magnetic block activation signal PIA is input. The block activation signal PIB is a signal that is activated at a low level when an arbitrary memory array block is selected in the semiconductor memory device.

노아게이트(27)는 상기 노드(N1)의 신호와 상기 블록활성화신호(PIB)를 부논리합하여 출력한다.The NOA gate 27 performs a negative logic sum on the signal of the node N1 and the block activation signal PIB.

노아게이트(31)는 노드(N4)의 신호와 노아게이트(27)의 출력을 부논리합하여 출력한다. 인버터(32)는 상기 노아게이트(31)의 출력을 반전하여 노드(N5)에 출력한다. 피모오스트랜지스터(26)는 전원전압(Vcc)과 노드(N3) 사이에 연결되며 게이트전극이 상기 노드(N5)에 연결되고 백게이트전극이 상기 노드(N2)에 연결된다. 상기 노아게이트(27 및 31), 엔모오스트랜지스터(26)는 자기메모리어레이블럭 또는 인접 메모리어레이블럭의 활성화신호와 발생되지 않은 상태에서 임의의 블럭이 활성화된 경우 상기 노드(N3)에 전원전압(Vcc)을 공급하는 수단이 된다.The NOA gate 31 performs a negative logic output on the signal of the node N4 and the output of the NOA gate 27. The inverter 32 inverts the output of the noble gate 31 and outputs the result to the node N5. The PIM transistor 26 is connected between the power supply voltage Vcc and the node N3, a gate electrode is connected to the node N5, and a back gate electrode is connected to the node N2. The NOA gates 27 and 31 and the ENMO transistor 26 have a power supply voltage to the node N3 when an arbitrary block is activated in a state where an activation signal of a magnetic memory array block or an adjacent memory array block is not generated. Vcc) is a means for supplying.

또한, 자기메모리어레이블럭 또는 인접메모리어레이블럭이 활성화되었을 때 분리전압(VISO) 노드에 전원전압(Vcc)을 차단하는 역할을 한다.In addition, when the magnetic memory array block or the adjacent memory array block is activated, the power supply voltage Vcc is cut off to the isolation voltage VISO node.

상기 노드(N3)는 분리전압(VISO)의 출력단으로서, 제1인접메모리어레이블럭의 제2분리게이트어레이 및 제2인접메모리어레이블럭의 제1분리게이트어레이와 연결된다. 상기와 같은 분리전압발생회로는 각 메모리어레이블럭 단위로 구비된다. 그리고 상기 분리전압발생회로는 자신의 메모리어레이블럭이 선택될 시 상기 제1인접메모리어레이블럭의 제2분리게이트어레이 및 제2인접메모리어레이블럭의 제1분리게이트어레이를 오프시켜 인접한 메모리어레이블럭이 자신과 공유하는 입출력라인들을 차단하기 위한 로우 논리신호를 발생하고, 인접한 메모리어레이블럭이 선택될 시 상기 제1메모리어레이블럭의 제2분리게이트어레이 및 제2인접메모리어레이블럭의 제1분리게이트어레이를 온시켜 인접한 메모리어레이블럭이 자신과 공유하는 입출력라인들과 연결할 수 있도록 승압된 하이 논리신호를 발생하며, 이외의 메모리어레이블럭이 선택된 상태에서는 전원전압(Vcc) 레벨의 하이 논리신호를 출력한다.The node N3 is an output terminal of the isolation voltage VISO and is connected to the second isolation gate array of the first adjacent memory array block and the first separation gate array of the second adjacent memory array block. The separation voltage generation circuit as described above is provided in units of memory array blocks. When the memory array block is selected, the isolation voltage generation circuit may turn off the second isolation gate array of the first adjacent memory array block and the first separation gate array of the second adjacent memory array block so that the adjacent memory array block is turned off. Generates a low logic signal to block input / output lines shared with itself, and when an adjacent memory array block is selected, a second divided gate array of the first memory array block and a first divided gate array of the second adjacent memory array block Turns on to generate a high logic signal that is boosted so that adjacent memory array blocks can be connected to I / O lines shared with them.In addition, other logic array blocks generate a high logic signal of power supply voltage (Vcc) level when other memory array blocks are selected. .

제3도는 주기 제2도의 동작 특성을 도시하는 파형도로서, 제1주기(T1)는 자기메모리어레이블럭이 활성화되는 경우의 동작 특성을 도시하는 파형도이며, 제2주기(T2)는 인접메모리어레이블럭이 활성화되는 경우의 동작 특성을 도시하는 파형도이다.FIG. 3 is a waveform diagram showing the operating characteristics of the second cycle. The first cycle T1 is a waveform diagram showing the operating characteristics when the magnetic memory array block is activated. The second cycle T2 is the adjacent memory. It is a waveform diagram showing the operating characteristics when the array block is activated.

먼저 제1주기(T1)의 동작 과정을 살펴본다. 이런 경우, 상기 제1인접블럭활성화신호(PIA-1) 및 제2인접블럭활성화신호(PIA+1)는 비활성화되어 각각 제3도의 41 및 42와 같이 로우 논리신호가 입력된다. 그러면 노아게이트(21)는 노드(N1)에 하이 논리신호를 출력하며, 따라서 천이 동작이 구비되는 펄스신호가 수신되지 않으므로 펌핑캐패시터(23)는 구동되지 않는다. 또한 상기 노드(N1)가 하이 논리상태이므로 피모오스트랜지스터(25)는 오프상태로 유지된다. 이때 제3도의 43과 같이 자기블럭활성화신호(PIA)가 하이 논리레벨로 활성화되어 입력되므로 엔모오스트랜지스터(30)가 턴온된다. 그러면 상기 노드(N3)의 전위를 접지전압(Vcc) 레벨로 천이시키므로, 상기 노드(N3)에는 제4도의 45와 같이 로우 논리신호가 출력된다. 이때 상기 피모오스트랜지스터(26)는 상기 노드(N4)의 하이 논리신호에 의해 턴오프된다. 그러므로 상기 분리전압(VISO)은 제3도의 45에 도시된 바와 같이 로우 논리신호로 출력된다. 따라서 자기메모리어레이블럭이 선택될 시, 상기 제1인접메모리어레이블럭 제2분리게이트어레이 및 제2인접메모리어레이블럭의 제1분리게이트어레이를 오프시켜 인접한 메모리어레이블럭이 자신과 공유하는 입출력라인들을 차단하기 위한 로우 논리신호를 발생한다.First, the operation process of the first period T1 will be described. In this case, the first adjacent block activation signal PIA-1 and the second adjacent block activation signal PIA + 1 are inactivated and low logic signals are input as shown in FIGS. 41 and 42 of FIG. Then, the NOR gate 21 outputs a high logic signal to the node N1, and thus the pumping capacitor 23 is not driven because the pulse signal having the transition operation is not received. In addition, since the node N1 is in a high logic state, the PMOS transistor 25 is maintained in the off state. At this time, since the magnetic block activation signal PIA is activated and input at a high logic level, as shown in FIG. 43, the enmo transistor 30 is turned on. Then, since the potential of the node N3 is shifted to the ground voltage Vcc level, a low logic signal is output to the node N3 as shown in FIG. At this time, the PIO transistor 26 is turned off by the high logic signal of the node N4. Therefore, the isolation voltage VISO is output as a low logic signal as shown in 45 of FIG. Therefore, when the magnetic memory array block is selected, the I / O lines shared by the adjacent memory array block are turned off by turning off the first divided gate array of the first adjacent memory array block and the first divided gate array of the second adjacent memory array block. Generates a low logic signal to shut off.

두번째로 제2주기(T2)의 동작 과정을 살펴본다. 인접하는 두 개의 메모리어레이블럭 중 어떤 한 블럭이 활성화되거나 또는 두 블럭이 모두 활성화되는 경우, 자기메모리어레이블럭에서 해당하는 블럭과 공유하는 입출력라인을 억세스하면 안된다. 따라서 자기메모리어레이블럭과 입출력라인을 차단하고 인접메모리어레이블럭이 입출력라인과 연결될 수 있도록 제어하여야 한다. 제4도에서는 제2인접블럭활성화신호(PIA+1)이 활성화되는 경우를 예로 들고 있다. 그러면 상기 제1인접블럭활성화신호(PIA-1)는 제3도의 41과 같이 비활성화되어 로우 논리신호로 입력되지만, 상기 제2인접블럭활성화신호(PIA+1)는 제3도의 42와 같이 활성화되어 하이 논리신호로 입력된다. 그러면 노아게이트(21)는 상기 제2인접블럭활성화신호(PIA+1)가 활성화된 주기에 대응되는 로우 논리신호를 노드(N1)에 출력하며, 인버터(22)는 상기 노드(N1)의 출력을 반전한다.Secondly, an operation process of the second period T2 will be described. When any one of two adjacent memory array blocks is activated or both blocks are activated, the I / O line shared with the corresponding block in the magnetic memory array block must not be accessed. Therefore, the magnetic memory array block and the input / output line should be blocked and the adjacent memory array block should be controlled to be connected to the input / output line. In FIG. 4, the case where the second adjacent block activation signal PIA + 1 is activated is taken as an example. Then, the first adjacent block activation signal PIA-1 is deactivated as shown in 41 of FIG. 3 and input as a low logic signal. However, the second adjacent block activation signal PIA + 1 is activated as shown in 42 of FIG. Inputted with a high logic signal. Then, the NOA gate 21 outputs a low logic signal corresponding to the period in which the second adjacent block activation signal PIA + 1 is activated to the node N1, and the inverter 22 outputs the node N1. Invert

이때 상기 노드(N22)를 출력하는 신호는 제3의 42와 같은 형태의 펄스신호가 되므로, 상기 펌핑캐패시터(23)는 상기 인버터(22)의 출력이 로우 논리에서 하이 논리로 천이되는 시점에서 펌핑동작을 수행한다. 따라서 상기 펌핑캐패시터(23)에 의해 펌핑된 전하는 노드(N2)로 인가되어 프리차지된 전압과 더하여지므로, 상기 노드(N2)의 전압은 전원전압(Vcc) 레벨보다 높은 레벨의 승압전압(Vcc)이 된다. 또한 상기 노드(N1)는 로우 논리상태이므로 피모오스트랜지스터(25)가 턴온되어 상기 노드(N2)의 승압전압(Vpp)이 노드(N3)로 전달된다. 이때 상기 피모오스트랜지스터(25)의 백게이트전극은 상기 노드(N2)의 승압전압(Vpp)에 연결된다. 이는 상기 분리전압(VISO)이 승압전압(Vpp) 레벨로 되었을 때 피모오스트랜지스터(25)의 웰(well)로 전류가 흐르는 것을 방지하기 위한 것으로, 상기 백게이트전극을 노드(N2)로 연결하여 웰 바이어스시킨다.At this time, since the signal outputting the node N22 becomes a pulse signal of the same form as the third 42, the pumping capacitor 23 pumps when the output of the inverter 22 transitions from low logic to high logic. Perform the action. Accordingly, the charge pumped by the pumping capacitor 23 is added to the node N2 and added to the precharged voltage, so that the voltage of the node N2 is higher than the power supply voltage Vcc level. Becomes In addition, since the node N1 is in a low logic state, the PMOS transistor 25 is turned on so that the boosted voltage Vpp of the node N2 is transferred to the node N3. At this time, the back gate electrode of the PIM transistor 25 is connected to the boosted voltage Vpp of the node N2. This is to prevent current from flowing into the well of the PMO transistor 25 when the separation voltage VISO becomes the boost voltage Vpp level. The back gate electrode is connected to the node N2. Well bias.

그리고 상기 자기블럭활성화신호(PIA)는 제3도의 43과 같이 로우 논리상태이므로 상기 노드(N3)로 전달된 승압전압(Vpp)은 분리게이트의 분리전압(VISO)으로 출력된다. 이때 상기 노드(N3)를 통해 출력되는 승압전압(Vpp)은 전원전압(Vcc)＋피모오스트랜지스터(26)의 드레시홀드 전압정도를 유지할 수 있는 전압이면 된다. 따라서 인접 메모리어에레이블럭이 선택될 시, 상기 제1인접메모리어레이블럭의 제2분리게이트어레이 및 제2인접메모리어레이블럭의 제1분리게이트어레이를 온시켜 인접한 메모리어레이블럭이 자신과 공유하는 입출력라인들을 연결시키기 위한 하이 논리신호를 발생하며, 이때의 상기 하이 논리신호를 승압전압(Vpp) 레벨의 신호로서 전원전압(Vcc)＋피모오스트랜지스터(26)의 드레시홀드 전압이 된다.Since the magnetic block activation signal PIA is in a low logic state as shown in 43 in FIG. 3, the boosted voltage Vpp transmitted to the node N3 is output as the isolation voltage VISO of the isolation gate. At this time, the boosted voltage Vpp output through the node N3 may be a voltage capable of maintaining the threshold voltage of the power supply voltage Vcc + PMOS transistor 26. Accordingly, when the adjacent memory array block is selected, the second divided gate array of the first adjacent memory array block and the first divided gate array of the second adjacent memory array are turned on to share the adjacent memory array block with the shared memory array block. A high logic signal for connecting the input / output lines is generated, and the high logic signal at this time becomes a voltage of the boosted voltage (Vpp) level to become the threshold voltage of the power supply voltage (Vcc) + PIO transistor 26.

세번째로 블럭활성화신호(PIB)는 로우 논리레벨로 활성화되었지만 제1인접블럭활성화신호(PIA-1), 제2인접블럭활성화신호(PIA+1) 및 자기블럭활성화신호(PIA)가 활성화되지 않은 경우를 살펴본다. 이런 경우, 상기 1활성화신호, 제2인접블럭활성화신호(PIA+1) 및 자기블럭활성화신호(PIA)는 모두 로우 논리신호로 입력된다. 그러면 상기 노드(N1)에 게이트전극이 연결되는 피모오스트랜지스터(25) 및 인버터(29)의 출력단에 게이트전극이 연결되는 엔모오스트랜지스터(30)는 모두 턴오프상태가 된다. 이런 경우 노드(N1)는 하이 논리신호가 발생되므로 노아게이트(27)는 로우 논리신호를 출력하며, 노드(N4)는 로우 논리신호가 발생되므로 노아게이트(31)는 하이 논리신호를 출력하며, 인버터(32)는 상기 하이 논리신호를 반전하여 노드(N5)에 로우 논리신호를 출력한다. 그러면 상기 노드(N5)에 게이트전극이 연결되는 피모오스트랜지스터(26)가 턴온되므로 상기 노드(N3)에는 전원전압(NVcc) 레벨의 하이 논리신호가 출력된다. 이때 상기 피모오스트랜지스터(26)의 백게이트전극은 상기 노드(N2)의 승압전압(Vpp)에 연결된다. 이는 상기 분리전압(VISO)이 승압전압(Vpp) 레벨로 되었을 때 피모오스트랜지스터(25)의 웰(well)로 전류가 흐르는 것을 방지하기 위한 것으로, 상기 백게이트전극을 노드(N2)로 연결하여 웰 바이어스시킨다.Third, the block activation signal PIB is activated at a low logic level, but the first adjacent block activation signal PIA-1, the second adjacent block activation signal PIA + 1 and the magnetic block activation signal PIA are not activated. Look at the case. In this case, the first activation signal, the second adjacent block activation signal PIA + 1 and the magnetic block activation signal PIA are all input as a low logic signal. Then, both the PMO transistor 25 and the gate electrode connected to the output terminal of the inverter 29 and the gate electrode connected to the node N1 are turned off. In this case, since the node N1 generates a high logic signal, the NOR gate 27 outputs a low logic signal, and the node N4 generates a low logic signal, so the NOR gate 31 outputs a high logic signal. The inverter 32 inverts the high logic signal and outputs a low logic signal to the node N5. Then, since the PMOS transistor 26 whose gate electrode is connected to the node N5 is turned on, a high logic signal of a power supply voltage NVcc level is output to the node N3. At this time, the back gate electrode of the PMOS transistor 26 is connected to the boosted voltage Vpp of the node N2. This is to prevent current from flowing into the well of the PMO transistor 25 when the separation voltage VISO becomes the boost voltage Vpp level. The back gate electrode is connected to the node N2. Well bias.

따라서 상기 제3도와 같은 구성을 갖는 분리전압발생회로는 인접한 메모리어레이블럭이 선택될 시에만 구동되므로, 분리전압을 발생하기 위한 전력소모를 대폭 감축할 수 있음을 알 수 있다.Therefore, since the isolation voltage generating circuit having the configuration as shown in FIG. 3 is driven only when the adjacent memory array block is selected, it can be seen that the power consumption for generating the isolation voltage can be greatly reduced.

또한 상기 승압전압(Vpp)은 두 개의 분리게이트어레이를 구동할 수 있는 용량이면 되므로, 펌핑캐패시터(23)의 용량은 이에 따라 적정하게 설정하면 된다. 따라서 차지펌프수단은 사이즈를 작게 설계할 수 있다.In addition, since the boosted voltage Vpp may be a capacity capable of driving two separate gate arrays, the capacity of the pumping capacitor 23 may be appropriately set accordingly. Therefore, the charge pump means can be designed small in size.

제4도는 제3도와 같은 구성의 분리전압발생회로에서 발생하는 분리전압(VISO)으로 제1도와 같이 구성되는 메모리셀어레이를 입출력라인과 연결 또는 분리시키는 동작의 특성을 도시하는 파형도이다.FIG. 4 is a waveform diagram showing characteristics of an operation of connecting or disconnecting a memory cell array configured as shown in FIG. 1 to an input / output line with a separation voltage VISO generated in a separation voltage generation circuit having the configuration shown in FIG.

여기서 제1메모리셀(11)이 선택되고 제2메모리셀이 인접한 메모리어레이블럭의 메모리셀이라고 가정한다. 따라서 상기 제1메모리셀(11) 및 제2메모리셀은 두 개의 입출력라인 쌍(IO1 및 IO2 및 IOB1과 IO2 및 IOB2)을 공유하고, 상기 입출력라인 쌍(IO1 및 IO2 및 IOB2) 사이에는 제1형감지증폭기가 연결되어 상기 제1메모리셀(11) 및 제2메모리셀(17)이 공유한다고 가정한다.Here, it is assumed that the first memory cell 11 is selected and the second memory cell is a memory cell of an adjacent memory array block. Accordingly, the first memory cell 11 and the second memory cell share two input / output line pairs IO1 and IO2 and IOB1 and IO2 and IOB2, and the first memory cell 11 and the second memory cell share a first between the input / output line pairs IO1 and IO2 and IOB2. It is assumed that a type sensing amplifier is connected and shared between the first memory cell 11 and the second memory cell 17.

먼저 로우어드레스스트로브신호(RASB)가 제4도의 51과 같이 로우 논리신호로 활성화되면, 상기한 바와 같이 메모리블럭활성화신호가 발생된다. 이때 제1메모리셀(11)의 분리전압(VISO)을 발생하는 분리전압 발생회로는 제3도의 제1주기(T1)에서와 같이 동작하여 제4도의 53과 같이 로우 논리레벨의 분리전압(VISO1)을 발생한다. 상기 제4도의 53과 같은 분리전압(VISO1)은 제2메모리셀의 제1분리게이트(15)의 게이트전극으로 인가되므로, 상기 제2메모리셀(17)은 두 개의 입출력라인 쌍(IO1 및 IOB1과 IO2 및 IOB2)과 분리된다. 또한 제2메모리셀(17)의 분리전압( VISO)을 발생하는 분리전압발생회로는 제3도의 제2주기(T2)에서와 같이 동작하여 제4도의 53과 같이 승압전압(Vpp) 레벨을 갖는 하이 논리레벨의 분리전압(VISO2)을 발생한다. 상기 제4도의 제2주기(T2)에서 발생되는 53과 같은 분리전압(VISO2)는 제1메모리셀의 제2분리게이트(13)의 게이트전극으로 인가되므로, 상기 제2메모리셀(11)은 두 개의 입출력라인 쌍(IO1 및 IOB1과 IO2 및 IOB2)과 연결된다. 따라서 상기 제1메모리셀(11)이 선택되면, 각 메모리어레이블럭의 분리전압발생회로에 의해 제2분리게이트(13)가 온되고 제1분리게이트(15)가 오프되므로, 결과적으로 선택된 메모리셀의 분리게이트가 온되어 입출력라인과 연결되는 동시에 인접한 메모리셀의 분리게이트가 오프되어 입출력라인과 분리됨을 알 수 있다. 이때 상기 제2분리게이트(13)로 인가되는 분리전압(VISO)은 승압전압(Vpp)으로서, 상기 전원전압(Vcc)＋피모오스트랜지스터의 드레시홀드전압 레벨을 유지하므로 제2분리게이트(13)의 Vgs전압을 증가시키게 되며, 이로인해 상기 제2분리게이트(13)은 비트라인의 전압을 충분하게 제1형감지증폭기로 전달할 수 있게 된다.First, when the low address strobe signal RASB is activated as a low logic signal as shown in FIG. 51, a memory block activation signal is generated as described above. In this case, the isolation voltage generation circuit for generating the isolation voltage VISO of the first memory cell 11 operates as in the first period T1 of FIG. 3 to provide the isolation voltage VISO1 of low logic level as shown in FIG. Will occur. The isolation voltage VISO1 as shown in FIG. 4 is applied to the gate electrode of the first isolation gate 15 of the second memory cell, so that the second memory cell 17 has two input / output line pairs IO1 and IOB1. And IO2 and IOB2). In addition, the isolation voltage generation circuit for generating the isolation voltage VISO of the second memory cell 17 operates as in the second period T2 of FIG. 3 to have the boosted voltage Vpp level as shown in FIG. A separation voltage VISO2 of high logic level is generated. Since the separation voltage VISO2 equal to 53 generated in the second period T2 of FIG. 4 is applied to the gate electrode of the second separation gate 13 of the first memory cell, the second memory cell 11 It is connected to two input / output line pairs (IO1 and IOB1 and IO2 and IOB2). Accordingly, when the first memory cell 11 is selected, the second separation gate 13 is turned on and the first separation gate 15 is turned off by the separation voltage generation circuit of each memory array block. It can be seen that the isolation gate of is connected to the input / output line and the separation gate of the adjacent memory cell is off to be separated from the input / output line. In this case, the separation voltage VISO applied to the second separation gate 13 is a boost voltage Vpp, and maintains the threshold voltage level of the power supply voltage Vcc + PIO transistor. The voltage of Vgs is increased, which causes the second separation gate 13 to sufficiently transfer the voltage of the bit line to the first type detection amplifier.

이런 상태에서 상기 비트라인(BL 및 BLB)은 전원전압(Vcc)의 중간전압 레벨로 프리차지된 상태를 유지하고 있다. 이후 제4도의 54와 같이 워드라인활성화신호가 하이 논리신호로 활성화되면, 차지셰어링되어 상기 메모리셀(11)의 셀 캐패시터에 저장된 정보의 전하가 비트라인 상으로 출력된다. 이때 상기 워드라인활성화신호도 승압전압(Vpp)을 사용하는데, 이는 반도체 메모리장치에 별도로 구비된 전원승압회로로부터 발생되는 신호이다. 제4도는 상기 메모리셀(11)의 셀 캐패시터에 데이터 1이 저장된 경우를 예로 하고 있다. 상기와 같이 워드라인활성화신호가 발생되면, 비트라인(BL)에는 제4도의 57과 같이 데이터 1에 의해 발생되는 미세한 신호가 발생된다. 이때 제4도의 56과 같이 풀다운전압(LAB)이 발생되면 제1형감지증폭기가 구동되어 비트라인(BLB)을 제4도의 58과 같이 접지전압(Vss) 레벨의 로우 논리신호로 천이시킨다. 또한 제4도의 55와 같이 풀업전압(LA)가 발생되면 제2형 제2감지증폭기(12)가 구동되어 비트라인(BL)을 제4도의 57과 같이 전원전압(Vcc) 레벨의 하이 논리신호로 천이시킨다. 따라서 상기 감지증폭기(12 및 14)에 의해 상기 비트라인(BL 및 BLB)은 제4도의 57 및 58과 같이 천이된다.In this state, the bit lines BL and BLB remain precharged to an intermediate voltage level of the power supply voltage Vcc. Thereafter, when the word line activation signal is activated as a high logic signal as shown in 54 of FIG. 4, the charge of information stored in the cell capacitor of the memory cell 11 is output on the bit line. In this case, the word line activation signal also uses a boost voltage Vpp, which is a signal generated from a power boost circuit separately provided in the semiconductor memory device. 4 illustrates an example in which data 1 is stored in a cell capacitor of the memory cell 11. When the word line activation signal is generated as described above, a minute signal generated by data 1 is generated in the bit line BL as shown in FIG. 57. At this time, when the pull-down voltage LAB is generated as shown in FIG. 4, the first type sensing amplifier is driven to transition the bit line BLB to a low logic signal having a ground voltage Vss level as shown in FIG. In addition, when the pull-up voltage LA is generated as shown in FIG. 4, the second type of second sensing amplifier 12 is driven to drive the bit line BL to the high logic signal having the power supply voltage Vcc level as shown in FIG. Transition to Accordingly, the bit lines BL and BLB are transitioned by the sense amplifiers 12 and 14 as shown in Figs. 57 and 58 of FIG.

이후 상기 로우어드레스스트로브신호(RASB)가 제4도의 51과 같이 하이 논리신호로 비활성화되면, 메모리어레이블럭의 활성화신호들도 제3도의 41, 42, 43 및 44와 같이 비활성화된다. 제1메모리셀(11)의 분리전압발생회로는 제4도의 53과 접지전압 레벨의 분리전압(VISO1)을 전원전압 레벨로 천이시키며, 제2메모리셀(17)의 분리전압발생회로는 제4도의 52와 같이 분리전압(VISO2)을 승압전압(Vpp) 레벨에서 전원전압(Vcc) 레벨로 천이시킨다. 따라서 상기 분리전압 발생회로들은 다음에 선택될 메모리어레이블럭의 활성화신호의 입력을 대기하는 상태가 된다.When the low address strobe signal RASB is deactivated by the high logic signal as shown in FIG. 4, the activation signals of the memory array block are also deactivated as shown in 41, 42, 43, and 44 of FIG. The isolation voltage generation circuit of the first memory cell 11 shifts the isolation voltage VISO1 of 53 of FIG. 4 and the ground voltage level to the power supply voltage level, and the isolation voltage generation circuit of the second memory cell 17 provides a fourth voltage. As shown in FIG. 52, the isolation voltage VISO2 is shifted from the boosted voltage Vpp level to the power supply voltage Vcc level. Therefore, the separated voltage generating circuits are in a state of waiting for input of an activation signal of a memory array block to be selected next.

이후 제4도의 51과 같이 상기 로우어드레스스트로브신호(RASB)가 발생되면, 상기 메모리어레이블럭들에 연결되는 분리전압발생회로의 선택에 따라 승압전압 레벨, 접지전압 레벨 또는 전원전압(Vcc) 레벨의 분리전압(VISO)을 발생한다.Subsequently, when the low address strobe signal RASB is generated as shown in FIG. 4, according to the selection of the isolation voltage generation circuit connected to the memory array blocks, the voltage of the boosted voltage level, the ground voltage level, or the power supply voltage Vcc level is increased. Generate separation voltage (VISO).

제5도는 상기와 같은 분리전압발생회로를 각 메모리어레이블럭에서 구비하고, 각 메모리어레이블럭들은 두쌍의 입출력라인쌍을 공유하기 위하여 제1분리게이트어레이 및 제2게이트어레이를 구비한다. 여기서 분리전압 발생회로를 VISOG라 하고 분리게이트어레이를 ISO라 한다. 그리고 선택된 메모리어레이블럭이 A 메모리어레이블럭이라고 가정한다. 그러면 ISO1은 제1인접한 A－1 메모리어레이블럭의 제2분리게이트어레이가 되고, ISO4는 제2인접한 A＋1 메모리어레이블럭의 제1분리게이트어레이가 된다. 또한 ISO2는 자신인 A 메모리어레이블럭의 제1분리게이트어레이가 되고 ISO3은 A 메모리어레이블럭의 제2분리게이트어레이가 된다. 그리고 상기 A 메모리어레이블럭의 분리전압발생회로인 VISOGA의 출력은 상기 IOS1 및 ISO4의 게이트전극들에 연결되며, 상기 A－1 메모리어레이블럭의 분리전압발생회로인 VISOGA－1의 출력은 상기 ISO2의 게이트전극들에 연결되고, 상기 A＋1 메모리어레이블럭의 분리전압발생회로인 VISOGA＋1의 출력은 상기 ISO3의 게이트전극들에 연결된다. 따라서 메모리어레이블럭이 N개로 이루어지는 경우, M개의 입출력라인(M＝2N)으로 구성되어지며 VISOGA 선택시 ISO와 컬럼선택트랜지스터의 선택으로 4개의 입출력라인쌍을 선택할 수 있다. 또는 상기 2개의 VISOG의 선택으로 8개의 입출력라인쌍을 선택할 수 있다.FIG. 5 includes the above-described separation voltage generation circuit in each memory array block, and each memory array block includes a first separation gate array and a second gate array to share two pairs of input / output line pairs. Here, the separation voltage generation circuit is called VISOG, and the separation gate array is called ISO. And it is assumed that the selected memory array block is A memory array block. ISO1 then becomes the second isolation gate array of the first adjacent A-1 memory array block, and ISO4 becomes the first isolation gate array of the second adjacent A + 1 memory array block. In addition, ISO2 becomes a first divided gate array of its A memory array block and ISO3 becomes a second divided gate array of the A memory array block. The output of VISOGA, which is the isolation voltage generation circuit of the A memory array block, is connected to the gate electrodes of IOS1 and ISO4, and the output of VISOGA-1, which is the isolation voltage generation circuit of the A-1 memory array block, is output of the ISO2. The output of VISOGA + 1, which is connected to gate electrodes, and the isolation voltage generation circuit of the A + 1 memory array block, is connected to the gate electrodes of ISO3. Therefore, in the case of N memory array blocks, M input / output lines (M = 2N) are configured. When VISOGA is selected, four input / output line pairs can be selected by selecting an ISO and a column selection transistor. Alternatively, eight input / output line pairs may be selected by selecting the two VISOGs.

상기와 같은 상태를 A 메모리어레이블럭을 중심으로 살펴보면, 상기 메모리어레이블럭을 선택할 시 VISOGA는 접지전압(Vss) 레벨의 로우 논리신호를 출력하여 ISO1 및 ISO4를 오프시키고, VISOGA－1은 승압전압(Vpp) 레벨의 하이 논리신호를 출력하여 ISO0 및 ISO2를 온시키며, VISOGA＋1은 승압전압(Vpp) 레벨의 하이 논리신호를 출력하여 ISO3 및 ISO2를 온 시킨다 .Referring to the above state with respect to the A memory array block, when the memory array block is selected, VISOGA outputs a low logic signal having a ground voltage (Vss) level to turn off ISO1 and ISO4, and VISOGA-1 is a boost voltage ( Outputs a high logic signal of Vpp) level to turn on ISO0 and ISO2, and VISOGA + 1 turns on ISO3 and ISO2 by outputting a high logic signal of boosted voltage (Vpp) level.

따라서 상기 A－1 메모리어레이블럭 및 A＋1 메모리어레이블럭은 상기 VISOGA에 의해 입출력라인과 차단되며, 상기 A 메모리어레이블럭은 VISOGA－1 및 VISOGA＋1에 선택되는 입출력라인을 통해 억세스되는 데이터 정보를 출력할 수 있게 되는 것이다. 이때 상기 VISOGA－1 및 VISOGA＋1에 선택되는 입출력라인은 4쌍이므로, 결과적으로는 4개의 비트라인 쌍의 데이터정보가 출력될 수 있다.Therefore, the A-1 memory array block and the A + 1 memory array block are blocked from the input / output line by the VISOGA, and the A memory array block can output data information accessed through the input / output line selected to VISOGA-1 and VISOGA + 1. Will be. In this case, since the input / output lines selected in the VISOGA-1 and VISOGA + 1 are four pairs, data information of four bit line pairs can be output as a result.

상기 VISOG는 각 메모리어레이블럭마다 배치되며, 최초의 ISO 및 마지막 ISO를 위하여 2개의 VISOG가 더 배치된다. 이때 상기 최초의 ISO 및 마지막 ISO를 위한 2개의 VISOG는 두 개의 ISO를 제어하는 정상적인 VISOG보다 절반의 용량으로 분리전압(VISO)을 발생할 수 있어, 출력도 절반으로 설정하면 전력소모를 줄일 수 있다.The VISOG is arranged for each memory array block, and two VISOGs are further arranged for the first ISO and the last ISO. In this case, the two VISOGs for the first ISO and the last ISO can generate a separation voltage (VISO) at half the capacity than the normal VISOG controlling the two ISOs, and setting the output at half also reduces power consumption.

Claims (19)

다수개의 메모리어레이블럭들을 구비하며, 상기 각각의 메모리어레이블럭들이 제1인접 메모리어레이블럭과 공유하는 제1입출력라인들과 연결/분리하기 위한 제1분리게이트어레이와 제2인접 메모리어레이블럭과 공유하는 제2입출력라인들과 연결/분리하기 위한 제2분리게이트어레이를 구비하는 다이내믹 랜덤 억세스 메모리장치에서 상기 분리게이트어레이의 동작전원을 발생하는 회로에 있어서, 제1인접블럭활성화신호 및 제2인접활성화신호를 입력하는 제1입력수단과, 자기블럭활성화신호를 입력하는 제2입력수단과, 제1인접메모리어레이블럭의 제2분리게이트어레이와 제2인접메모리어레이블럭의 제1분리게이트어레이의 게이트전극들에 공통 연결되는 출력수단과, 차지펌프수단을 구비하며, 제1인접과 상기 출력수단 사이에 연결되고 제어단이 상기 제1입력수단에 연결되어 상기 인접블럭활성화신호 입력시 상기 차지펌프수단이 상기 전원전압을 승압하여 상기 출력수단으로 출력하는 전원승압수단과, 상기 출력수단과 제2전압 사이에 열결되며 제어단이 상기 제2입력수단에 연결되어 자기블럭활성화신호 입력시 상기 출력수단의 출력을 제2전압레벨로 천이시키는 수단으로 구성되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 메모리어레이블럭간 분리전압발생회로.And a plurality of memory array blocks, each memory array block being shared with a first split gate array and a second adjacent memory array block for connection / separation with first input / output lines shared with a first adjacent memory array block. A circuit for generating an operating power source of the split gate array in a dynamic random access memory device having a second split gate array for connecting / disconnecting second input / output lines. A first input means for inputting an activation signal, a second input means for inputting a magnetic block activation signal, a second separation gate array of the first adjacent memory array block, and a first separation gate array of the second adjacent memory array block An output means commonly connected to the gate electrodes and a charge pump means, and connected between the first neighbor and the output means and having a control stage A power boosting means connected to the first input means, the charge pump means stepping up the power supply voltage and outputting the power supply voltage to the output means when the adjacent block activation signal is input; A voltage generator circuit between the memory array blocks of the dynamic random access memory device, the means being connected to the second input means and configured to shift the output of the output means to a second voltage level when a magnetic block activation signal is input. . 제1항에 있어서, 상기 전원승압수단이, 상기 제1입력수단에 연결되는 적어도 하나의 인버터와, 상기 인버터와 승압노드 사이에 연결되는 펌핑캐패시터와, 전원전압과 승압노드 사이에 연결되는 프리차지용 모오스트랜지스터와, 상기 승압노드와 출력수단 사이에 연결되며 게이트전극이 상기 제1입력수단 또는 상기 제2입력수단에 연결되는 피모오스트랜지스터로 구성된 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.The precharge device of claim 1, wherein the power boosting means comprises: at least one inverter connected to the first input means, a pumping capacitor connected between the inverter and the boosting node, and a precharge connected between the power supply voltage and the boosting node. A memory array block of a dynamic random access memory device, comprising: a MOS transistor; and a PMOS transistor connected between the boosting node and the output means, and a gate electrode connected to the first input means or the second input means. Separation voltage generator circuit. 제2항에 있어서, 상기 두 쌍의 입출력라인 사이에 제1형감지증폭기가 위치되어 각 입출력라인쌍과 연결되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.3. The circuit of claim 2, wherein a first type sensing amplifier is positioned between the two pairs of input / output lines and connected to each pair of input / output lines. 제3항에 있어서, 상기 제1형감지증폭기가 엔모오스 래치형 감지증폭기인 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.4. The circuit of claim 3, wherein the first type sense amplifier is an NMOS latch type sense amplifier. 제3항에 있어서, 상기 제1형감지증폭기가 피모오스 래치형 감지증폭기인 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.4. The circuit of claim 3, wherein the first type sense amplifier is a PMOS latch type sense amplifier. 제2항에 있어서, 상기 두 쌍의 입출력라인 사이에 피모오스 래치형 감지증폭기와 엔모오스 래치형 감지증폭기가 위치되어 각 입출력라인 쌍과 연결되는 것을 특징으로 하는 다이내믹 랜덤 메모리장치의 메모리어레이블럭간 분리전압발생회로.3. The memory array block of claim 2, wherein the PMOS latch type sensing amplifier and the NMOS latch sensing amplifier are positioned between the pair of input / output lines and connected to each pair of input / output lines. Separate voltage generator circuit. 다수개의 메모리어레이블럭들을 구비하며, 상기 각각의 메모리어레이블럭들이 제1인접 메모리어레이블럭과 공유하는 제1입출력라인들과 연결/분리하기 위한 제1분리게이트어레이와 제2인접 메모리어레이블럭과 공유하는 제2입출력라인들과 연결/분리하기 위한 제2분리게이트어레이를 구비하는 다이내믹 랜덤 억세스 메모리장치 상기 분리게이트어레이의 동작전원을 발생하는 회로에 있어서, 제1인접 블록활성화신호 및 제2인접활성화신호를 입력하는 제1입력수단과, 자기블럭활성화신호를 입력하는 제2입력수단과, 제1인접메모리어레이블럭의 제2분리게이트어레이와 제2인접메모리어레이블럭의 제1분리게이트어레이의 게이트전극들에 공통 연결되는 출력노드와, 차지펌프수단을 구비하며, 제1전압과 상기 출력노드 사이에 연결되고 제어단이 상기 제1입력수단에 연결되어 상기 인접블럭활성화신호 입력시 상기 차지펌프수단이 상기 전원전압을 승압하여 상기 출력노드로 출력하는 제1분리전압 발생 수단과, 상기 출력노드와 제2전압 사이에 연결되며 제어단이 상기 제2입력수단에 연결되어, 자기블럭활성화신호 입력시 스위칭되어 상기 출력노드의 출력을 제2전압레벨로 천이시키는 제2분리전압 발생수단과, 스위칭수단을 구비하고 상기 제1입력수단, 제2입력수단의 출력 및 블록활성화신호를 입력하며, 상기 3입력신호를 논리조합하여 자기 또는 인접한 메모리어레이블럭의 활성화신호가 아닐시 상기 스위칭수단이 스위칭되어 상기 출력노드로 전원전압을 출력하는 제3분리전압 발생수단으로 구성된 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.And a plurality of memory array blocks, each memory array block being shared with a first split gate array and a second adjacent memory array block for connection / separation with first input / output lines shared with a first adjacent memory array block. A dynamic random access memory device having a second isolation gate array for connecting / disconnecting second input / output lines to a second input / output line, the circuit generating the operating power of the separation gate array, the first adjacent block activation signal and the second adjacent activation. A first input means for inputting a signal, a second input means for inputting a magnetic block activation signal, a second split gate array of a first adjacent memory array block and a gate of a first split gate array of a second adjacent memory array block An output node commonly connected to the electrodes and a charge pump means, and connected between a first voltage and the output node, and a control stage of the A first separation voltage generating means connected to a first input means, wherein the charge pump means boosts the power supply voltage to output the output node when the adjacent block activation signal is input, and is connected between the output node and the second voltage; A control terminal connected to the second input means, the second input voltage generating means being switched upon input of a magnetic block activation signal to transition the output of the output node to a second voltage level; Means, an output of a second input means, and a block activation signal are input, and the switching means is switched to output a power supply voltage to the output node when the three input signals are logically combined so that they are not activation signals of magnetic or adjacent memory array blocks. Separation voltage generation cycle between the memory array blocks of the dynamic random access memory device, characterized in that the third separation voltage generating means . 제7항에 있어서, 상기 제1분리전압 발생 수단이, 상기 제1입력수단에 연결되는 적어도 하나의 인버터와, 상기 인버터와 승압노드 사이에 연결되는 펌핑캐패시터와, 전원전압과 승압노드 사이에 연결되는 프라차아지용 제1형모오스트랜지스터와, 상기 승압노드와 출력수단 사이에 연결되며 게이트전극이 상기 제1입력수단 또는 상기 제2입력수단에 연결되는 제2형모오스트랜지스터로 구성된 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.The method of claim 7, wherein the first voltage separating means is connected to at least one inverter connected to the first input means, a pumping capacitor connected between the inverter and the boosting node, a power supply voltage and a boosting node. A first type MOS transistor for a phrasal charge, and a second type MOS transistor connected between the boosting node and the output means, and a gate electrode connected to the first input means or the second input means. A separation voltage generation circuit between memory array blocks of a random access memory device. 제8항에 있어서, 상기 제3분리전압 발생 수단이, 상기 제1입력수단이 출력, 제2입력수단이 출력 및 블록활성화신호를 입력하며, 상기 3입력신호를 논리조합하여 자기 메모리어레이블럭 또는 인접메모리어레이블럭 이외의 발생된 활성화신호일 시 스위칭 신호를 발생하는 수단과, 상기 전원전압과 출력노드 사이에 연결되며 게이트전극이 상기 스위칭신호에 연결되는 제2형모오스트랜지스터로 구성된 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.10. The magnetic memory array block of claim 8, wherein the third separation voltage generating means outputs the first input means, the second input means inputs the output and the block activation signal, and logically combines the three input signals. And a means for generating a switching signal when the generated activation signal other than the adjacent memory array block, and a second type MOS transistor connected between the power supply voltage and the output node and having a gate electrode connected to the switching signal. A separation voltage generation circuit between memory array blocks of a random access memory device. 제9항에 있어서, 상기 제1형모오스트랜지스터가 엔모오스트랜지스터이며, 상기 제2형모오스트랜지스터가 피모오스트랜지스터로서 백게이트전극이 각각 상기 승압노드에 연결되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.10. The dynamic random access memory device of claim 9, wherein the first type MOS transistor is an enmo transistor, and the second type MOS transistor is a PMO transistor, and a back gate electrode is connected to the boosting node, respectively. Separation voltage generation circuit between memory array blocks. 제10항에 있어서, 상기 두 쌍의 입출력라인 사이에 제1형감지증폭기가 위치되어 각 입출력라인쌍과 연결되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.11. The circuit of claim 10, wherein a first type sensing amplifier is positioned between the pair of input / output lines and connected to each pair of input / output lines. 제11항에 있어서, 상기 제1형감지증폭기가 엔모오스 래치형 감지증폭기인 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압 발생회로.12. The circuit of claim 11, wherein the first type sense amplifier is an NMOS latch type sense amplifier. 제11항에 있어서, 상기 제1형감지증폭기가 피모오스 래치형 감지증폭기인 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.12. The circuit of claim 11, wherein the first type sense amplifier is a PMOS latch type sense amplifier. 제10항에 있어서, 상기 두 쌍의 입출력라인 사이에 피모오스 래치형 감지증폭기와 엔모오스 래치형 감지증폭기가 위치되어 각 입출력라인 쌍과 연결되는 것을 인 특징으로 하는 다이내믹 랜덤 억세스 메모리장치의 메모리어레이블럭간 분리전압발생회로.11. The memory array of a dynamic random access memory device according to claim 10, wherein the PMOS latch type sensing amplifier and the NMOS latch sensing amplifier are positioned between the pair of input / output lines and connected to each pair of input / output lines. Block voltage generation circuit between blocks. 메모리어레이블럭들을 분리하기 위한 분리게이트를 사용하는 반도체 메모리장치에 있어서, 제1인접블럭활성화신호 및 제2인접활성화신호를 입력하는 제1입력수단과, 자기블럭활성화신호를 입력하는 제2입력수단과, 제1인접메모리어레이블럭의 제2분리게이트어레이와 제2인접메모리어레이블럭의 제1분리게이트어레이의 게이트전극들에 공통 연결되는 출력노드와, 차지펌프수단을 구비하며, 제1전압과 상기 출력노드 사이에 연결되고 제어단이 상기 제1입력수단에 연결되어 상기 인접블럭활성화신호 입력시 상시 차지펌프수단이 상기 전원전압을 승압하여 상기 출력노드로 출력하는 제1분리전압 발생수단과, 상기 출력노드와 제2전압 사이에 연결되며 제어단이 상기 제2입력수단에 연결되어 자기블럭활성화신호 입력시 스위칭되어 상기 출력노드의 출력을 제2전압레벨로 천이시키는 제2분리전압 발생 수단과, 스위칭수단을 구비하고 상기 제1입력수단, 제2입력수단의 출력 및 블록활성화신호를 입력하며, 상기 3입력신호를 논리조합하여 자기 또는 인접한 메모리어레이블럭의 활성화신호가 아닐시 상기 스위칭수단이 스위칭되어 상기 출력노드로 전원전압을 출력하는 제3분리전압 발생 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 메모리어레이블럭간 분리전압발생회로.A semiconductor memory device using a separation gate for separating memory array blocks, comprising: first input means for inputting a first adjacent block activation signal and a second adjacent activation signal, and second input means for inputting a magnetic block activation signal And an output node commonly connected to the gate electrodes of the second isolation gate array of the first adjacent memory array block and the first separation gate array of the second adjacent memory array block, and a charge pump means. First separation voltage generation means connected between the output nodes and a control terminal connected to the first input means such that the charge pump means boosts the power voltage and outputs the power to the output node when the adjacent block activation signal is input; It is connected between the output node and the second voltage and a control terminal is connected to the second input means to be switched at the time of input of the magnetic block activation signal of the output node A second separation voltage generating means for transitioning the output to the second voltage level, a switching means, inputting the output of the first input means, the second input means and the block activation signal, and logically combining the three input signals. Generation of the separation voltage between the memory array blocks of the semiconductor memory device, characterized in that the switching means is switched to output the power supply voltage to the output node when it is not the activation signal of the magnetic or adjacent memory array block Circuit. 제15항에 있어서, 상기 제1분리전압 발생 수단이, 상기 제1입력수단에 연결되는 적어도 하나의 인버터와, 상기 인버터와 승압노드 사이에 연결되는 펌핑캐패시터와, 전원전압과 승압노드 사이에 연결되는 프리차아지용 제1모오스트랜지스터와, 상기 승압노드와 출력수단 사이에 연결되며 게이트전극이 상기 제1입력수단 또는 제2입력수단에 연결되는 제2형모오스트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 메모리어레이블럭간 분리전압 발생회로.16. The method of claim 15, wherein the first voltage separating means is connected to at least one inverter connected to the first input means, a pumping capacitor connected between the inverter and the boosting node, a power supply voltage and a boosting node. And a second type MOS transistor connected between the boosting node and the output means, and a gate electrode connected to the first input means or the second input means. Separation voltage generation circuit between memory array blocks. 제16항에 있어서, 상기 제3분리전압 발생 수단이, 상기 제1입력수단의 출력, 제2입력수단의 출력 및 블록활성화신호를 입력하며, 상기 3입력신호를 논리조합하여 자기 메모리어레이블럭 또는 인접 메모리어레이블럭 이외의 블록에서 발생된 활성화신호일 시 스위칭 신호를 발생하는 수단과, 상기 전원전압과 출력노드 사이에 연결되며 게이트전극이 상기 스위칭신호에 연결되는 제2형모오스트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 메모리어레이블럭간 분리전압발생회로.17. The magnetic memory array block of claim 16, wherein the third separation voltage generating means inputs an output of the first input means, an output of the second input means, and a block activation signal, and logically combines the three input signals. Means for generating a switching signal when the activation signal is generated from a block other than an adjacent memory array block, and a second type MOS transistor connected between the power supply voltage and the output node and having a gate electrode connected to the switching signal. A separation voltage generation circuit between memory array blocks of a semiconductor memory device. 제16항 또는 제17항에 있어서, 상기 제1모형모오스트랜지스터가 엔모오스트랜지스터이며, 상기 제2형모오스트랜지스터가 피모오스트랜지스터로서 백게이트전극이 각각 상기 승압노드에 연결되는 것을 특징으로 하는 반도체 메모리장치의 메모리어레이블럭간 분리전압발생회로.18. The semiconductor memory according to claim 16 or 17, wherein the first model morph transistor is an MOS transistor, and the second type MOS transistor is a PIO transistor, and a back gate electrode is connected to the boost node, respectively. Separate voltage generation circuit between memory array blocks of the device. 다수개의 메모리어레이블럭들을 구비하여, 상기 각각의 메모리어레이블럭들이 제1인접 메모리어레이블럭과 공유하는 제1입출력라인들과 연결/분리하기 위한 제1분리게이트어레이와 제2인접 메모리어레이블럭과 공유하는 제2입출력라인들과 연결/분리하기 위한 제2분리게이트어레이를 구비하는 다이내믹 랜덤 억세스 메모리장치에서 상기 분리게이트어레이의 동작전원을 발생하는 방법에 있어서, 메모리어레이블럭활성화신호의 입력을 분석하는 과정과, 상기 분석과정에서 인접 메모리어레이블럭활성화신호일 시 전원전압을 승압하여 상기 제1인접 메모리어레이블럭의 제2분리게이트어레이 및 상기 제2인접 메모리어레이블럭의 제1게이트어레이로 공급하여 상기 인접 메모리어레이블럭들과 상기 입출력라인을 연결하는 과정과, 상기 분석과정에서 자기 메모리어레이블럭활성화신호일 시 상기 분리전압을 접지레벨의 전압으로 스위칭시켜 상기 제1인접 메모리어레이블럭의 제2분리게이트어레이 및 상기 제2인접 메모리어레이블럭의 제1게이트어레이로 공급하는 분리전압을 차단하여 상기 인접 메모리어레이블럭들과 상기 입출력라인을 분리하는 과정과, 상기 분석과정에서 임의 메모리어레이블럭활성화신호 일시 상시 분리전압을 전원전압으로 스위칭시켜 상기 제1인접 메모리어레이블럭의 제2분리게이트어레이 및 상기 제2인접 메모리어레이블럭의 제1게이트어레이로 공급하여 상기 인접 메모리어레이블럭들과 상기 입출력라인을 대기 상태로 연결하는 과정으로 이루어짐을 특징으로 하는 다이내믹 랜덤 억세스 메모리장치에서 상기 분리게이트어레이의 동작전원 방법.A plurality of memory array blocks, each of which is shared with a first isolation gate array and a second adjacent memory array block for connecting / disconnecting first input / output lines shared with the first adjacent memory array block; A method of generating an operating power of the separation gate array in a dynamic random access memory device having a second separation gate array for connecting / disconnecting second input / output lines, the method comprising: analyzing an input of a memory array block activation signal; And boosting a power supply voltage when the adjacent memory array block activation signal is generated during the analysis, and supplying the power supply voltage to the second divided gate array of the first adjacent memory array block and the first gate array of the second adjacent memory array block. Connecting memory array blocks and the input / output line; When the magnetic memory array block activation signal is activated, the isolation voltage is switched to a voltage having a ground level to supply a separation voltage for supplying the second isolation gate array of the first adjacent memory array block and the first gate array of the second adjacent memory array block. Isolating the adjacent memory array blocks and the input / output line by switching off, and during the analysis process, a random memory array activation signal is temporarily switched to a power supply voltage to switch to a power supply voltage to separate the second separation gate of the first adjacent memory array block. And providing the array and the first gate array of the second adjacent memory array block to connect the adjacent memory array blocks and the input / output line in a standby state. Operation of the power method.
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