KR100765439B1 - Sram utilizing dual-boosted cell bias technique - Google Patents

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Abstract

A static RAM(SRAM) utilizing dual-boosted cell bias technique is provided to increase the intensity of SNM(Static Noise Margin) and a cell current of an SRAM cell by boosting a word line of the selected SRAM cell and a cell power line connected to a source of a pullup PMOS transistor at the same time, during a read and write operation. According to a static RAM(SRAM) using a dual-boosted cell bias technique, a memory cell is connected to a word line(WL), a bit line(BL) and a cell power line(CPL). A boosting voltage generation circuit boosts a voltage received from an input stage. A local row decoder drives the word line with a first level voltage boosted by the boosting voltage generation circuit. A cell power decoder drives the cell power line with a second level voltage boosted with a different level from the first level by the boosting voltage generation circuit. The boosting voltage generation circuit boosts the word line and the cell power line of the memory cell with different levels at the same time during a read and write operation.

Description

이중 승압 셀 바이어스 기법을 이용한 스태틱 램{SRAM UTILIZING DUAL-BOOSTED CELL BIAS TECHNIQUE} SRAM UTILIZING DUAL-BOOSTED CELL BIAS TECHNIQUE}

도1(a)는 6-T 형태의 기존 SRAM의 셀 구조이고, 도1(b)는 본 발명의 실시예에 따른 SRAM의 셀 구조이다. Figure 1 (a) is a cell structure of the existing SRAM of the 6-T type, Figure 1 (b) is a cell structure of the SRAM according to an embodiment of the present invention.

도2는 본 발명의 실시예에 따른 SRAM의 셀 배열 구조를 개략적으로 도시하는 회로도이다. 2 is a circuit diagram schematically showing a cell array structure of an SRAM according to an embodiment of the present invention.

도3은 본 발명의 실시예에 따른 SRAM에 있어서 대기상태, 읽기 및 쓰기 동작시의 셀 바이어스를 나타내는 타이밍도이다. FIG. 3 is a timing diagram showing cell bias during standby, read and write operations in an SRAM according to an embodiment of the present invention. FIG.

도4는 본 발명의 실시예에 따른 이중 부스팅 전압 발생 회로의 동작원리를 도시하는 도면이다. 4 is a diagram illustrating an operation principle of a double boosting voltage generating circuit according to an embodiment of the present invention.

도5는 본 발명의 실시예에 따른 이중 부스팅 전압 발생 회로를 도시하는 회로도이다. 5 is a circuit diagram showing a double boosting voltage generating circuit according to an embodiment of the present invention.

도6은 본 발명의 실시예에 따른 이중 부스팅 전압 발생 회로의 시뮬레이션 파형이다. 6 is a simulation waveform of a dual boosting voltage generating circuit according to an embodiment of the present invention.

도7은 본 발명의 실시예에 따른 이중 셀 바이어스 기법을 이용한 SRAM의 레이아웃을 도시하는 도면이다. 7 is a diagram illustrating a layout of an SRAM using a dual cell bias technique according to an embodiment of the present invention.

도8은 본 발명의 실시예에 따른 SRAM에 있어서 0.8V, 33 MHz 클럭 주파수에 서의 읽기 동작시의 시뮬레이션 파형이다. 8 is a simulation waveform during a read operation at a clock frequency of 0.8 V and 33 MHz in an SRAM according to an embodiment of the present invention.

도9는 본 발명의 실시예에 따른 이중 전압 부스팅에 의해 SRAM 셀의 SNM이 개선된 상태를 나타내는 그래프도이다. 9 is a graph illustrating an improved SNM of an SRAM cell by double voltage boosting according to an embodiment of the present invention.

본 발명은 스태틱 램(SRAM, Static Random Access Memory)에 관한 것으로서, 보다 상세하게는 1-V 이하의 초저전압 동작시 주요 문제가 되는 SRAM 셀의 SNM(static noise margin)과 셀 전류의 크기를 개선하기 위하여 이중 승압 셀 바이어스 기법으로 새롭게 설계된 스태틱 램에 관한 것이다. The present invention relates to a static random access memory (SRAM), and more particularly, to improve the static noise margin (SNM) and the size of the cell current of the SRAM cell, which are a major problem in the ultra low voltage operation of 1-V or less. The present invention relates to a static ram newly designed with a double boost cell bias technique.

PMP(portable multimedia player), PDA(personal digital assistance)와 같은 휴대용 멀티미디어 전자기기의 보급에 따라 동작속도가 고속이면서 전력소모가 적은 메모리에 대한 수요가 급격히 증가하고 있다. 대부분의 휴대용 전자기기들은 배터리(battery)로 동작하기 때문에 전력소모를 줄이는 것이 매우 중요하다. 특히, SRAM은 SoC(system on a chip)와 같은 고집적 시스템에서 중요한 IP(intellectual property) 블록이며, 전체 칩 면적에서 많은 부분을 차지하므로, SRAM의 전력소모를 줄이는 것이 요구되어지고, 이에 SRAM의 전력소모를 줄이기 위한 다양한 기법들이 제안되어왔다. BACKGROUND With the spread of portable multimedia electronic devices such as portable multimedia players (PMPs) and personal digital assistance (PDAs), demand for memory with high operating speed and low power consumption is rapidly increasing. Since most portable electronic devices are battery operated, it is very important to reduce power consumption. In particular, SRAM is an important intellectual property (IP) block in high-density systems such as system on a chip (SoC), and occupies a large portion of the total chip area, thus reducing the power consumption of the SRAM. Various techniques have been proposed to reduce the consumption.

기본적으로, SRAM의 전력소모를 줄이기 위한 가장 효과적인 방법은 전원 전 압을 낮추는 것이다. 그러나 전원전압이 낮아질수록 SRAM 셀의 SNM(static noise margin)과 셀 전류(cell read-out current)가 감소하고, SER(soft error rate)이 증가하기 때문에 저전압 동작 시 SRAM 셀에 저장된 데이터가 파괴될 위험이 있으며, 동작속도 또한 저하되는 문제점이 발생한다. 이러한 문제점들을 극복하기 위하여 SOI(silicon on insulator) 기판을 사용하여 SRAM 셀의 SNM과 셀 전류를 향상시킨 SRAM과 FinFET(fin field effect transistor)를 사용하는 새로운 구조의 SRAM에 대한 연구가 진행되고 있지만, 이와 같은 SRAM은 특수한 공정이 필요하며 제조비용 또한 증가하는 문제점이 있다.Basically, the most effective way to reduce the power consumption of SRAM is to lower the supply voltage. However, as the supply voltage decreases, the static noise margin (SNM) and cell read-out current (SNM) of the SRAM cell decreases, and the soft error rate (SER) increases, which causes data stored in the SRAM cell to be destroyed during low voltage operation. There is a risk, and the operation speed is also reduced. In order to overcome these problems, research on a new structure of SRAM using a silicon on insulator (SOI) substrate and an SRAM that improves the SNM of the SRAM cell and the cell current and a fin field effect transistor (FinFET) are being conducted. Such an SRAM requires a special process and has a problem of increasing manufacturing cost.

이에, 본 발명자는 상기와 같은 종래기술의 문제점을 인지하고 1-V 이하의 저전압 동작시 SRAM 셀의 SNM과 셀 전류의 크기를 획기적으로 개선킬 수 있는 이중 승압 셀 바이어스 설계 기법을 개발하기에 이르른 것이다. Accordingly, the present inventors are aware of the problems of the prior art as described above, and have led to the development of a double boost cell bias design technique that can drastically improve the size of the SNM and the cell current of an SRAM cell during a low voltage operation of 1V or less. will be.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 읽기 및 쓰기 동작시, 선택된 SRAM 셀의 워드라인과 풀업 PMOS 트랜지스터의 소스(source)에 연결된 셀 파워 라인을 서로 다른 레벨로 동시에 승압함으로써 SRAM 셀의 SNM과 셀 전류의 크기를 증가시키는 것을 그 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. The present invention provides a method of boosting a word line of a selected SRAM cell and a cell power line connected to a source of a pull-up PMOS transistor at the same time in a read and write operation. The purpose is to increase the magnitude of the SNM and cell current of an SRAM cell.

또한, 본 발명은 이중 승압 셀 바이어스 기법에 의해 셀 면적의 증가 없이 충분한 SNM을 확보함과 아울러 증가된 셀 전류에 의해 동작속도를 개선시키는 것을 그 목적으로 한다. In addition, an object of the present invention is to ensure sufficient SNM without increasing the cell area by the double boosted cell bias technique and to improve the operation speed by the increased cell current.

한편, 본 발명의 목적은 읽기 및 쓰기 동작시 이중 부스팅 전압 발생 회로에 의해 동시에 부스팅 동작을 수행하여 서로 다른 레벨의 전압을 생성함과 아울러, 부스팅 회로의 프리 차지 회로의 동작에 의해 대기상태시의 전력 소모가 없게 하는 것에 있다. Meanwhile, an object of the present invention is to simultaneously perform boosting operations by a dual boosting voltage generating circuit to generate different levels of voltages during read and write operations, and to generate a voltage at a different level, and to operate in a standby state by an operation of a precharge circuit of the boosting circuit. There is no power consumption.

상기 목적을 달성하기 위한 본 발명의 일 실시예는 이중 승압 셀 바이어스 기법을 이용한 스태틱 램에 있어서, 워드라인, 비트라인, 셀 파워 라인에 연결된 메모리 셀; 입력단으로부터 입력받은 전압을 승압시키는 부스팅 전압 발생 회로; 상기 부스팅 전압 발생 회로에 의해 승압된 제1 레벨 전압으로 상기 워드라인을 구동시키는 로컬 로 디코더; 및 상기 부스팅 전압 발생 회로에 의해 상기 제1 레벨과 다른 레벨로 승압된 제2 레벨 전압으로 상기 셀 파워 라인을 구동시키는 셀 파워 디코더를 포함하고, 상기 부스팅 전압 발생 회로가 읽기 및 쓰기 동작시 상기 메모리 셀의 워드라인과 셀 파워 라인을 서로 다른 레벨로 동시에 승압하는 것을 특징으로 하는 스태틱 램을 제공한다. In accordance with one aspect of the present invention, a static RAM using a dual boost cell bias technique may include: a memory cell connected to a word line, a bit line, and a cell power line; A boosting voltage generating circuit for boosting a voltage received from an input terminal; A local low decoder for driving the word line to a first level voltage stepped up by the boosting voltage generating circuit; And a cell power decoder configured to drive the cell power line at a second level voltage boosted to a level different from the first level by the boosting voltage generation circuit, wherein the memory is read and written by the boosting voltage generation circuit. A static RAM is provided which boosts a word line and a cell power line of a cell to different levels simultaneously.

바람직하게는, 상기 메모리 셀은 6개의 트랜지스터로 이루어진 6-T 셀로서, 셀의 풀업 트랜지스터의 소스단자가 셀 파워 라인에 연결된다. Preferably, the memory cell is a 6-T cell consisting of six transistors, with the source terminal of the cell's pull-up transistor connected to the cell power line.

보다 바람직하게는, 상기 제2 레벨 전압은 상기 제1 레벨 전압 보다 높다. More preferably, the second level voltage is higher than the first level voltage.

가장 바람직하게는, 상기 제1 레벨 전압은 1.5 VDD 레벨이고, 상기 제2 레벨 전압은 2 VDD 레벨이다. Most preferably, the first level voltage is 1.5 V DD Level, the second level voltage is a 2 V DD level.

본 발명의 실시예에 의하면, 상기 부스팅 전압 발생 회로는 직렬로 연결된 2단의 부스팅 회로로 이루어진 이중 부스팅 전압 발생 회로로 구성한다. According to an embodiment of the present invention, the boosting voltage generating circuit is composed of a double boosting voltage generating circuit composed of two stage boosting circuits connected in series.

상기 부스팅 전압 발생 회로는, 제 1 부스팅 신호(PB1)를 입력하여 제 1 노드로 전원전압(VDD) 또는 접지전압(Vss)을 출력하는 입력 구동기와, 상기 제 1 노드의 전압 레벨에 따라 제 2 노드를 부스팅 전압(VPB)으로 펌핑하는 제1단 펌핑 커패시터와, 제 1 프리차지 신호(PRE1)가 인에이블 상태일 때 상기 제 2 노드의 전압 레벨에 따라 상기 제 2 노드를 부스팅 전압(VPB)으로 프리차지 시키는 제1단 프리차지 회로와, 제 3 프리차지 신호(PRE3)가 인에이블 상태일 때 제 2 부스팅 신호(PB2)에 따라 제 3 노드로 상기 제 2 노드의 부스팅 전압(VPB) 또는 접지전압(Vss)을 출력하는 스위치 회로와, 상기 제 3 노드의 전압 레벨에 따라 제 4 노드를 고전압(VPP)으로 펌핑하는 제2단 펌핑 커패시터와, 제 2 프리차지 신호(PRE2)가 인에이블 상태일 때 상기 제 4 노드의 전압 레벨에 따라 상기 제 4 노드를 고전압(VPP)으로 프리차지 시키는 제2단 프리차지 회로를 포함하여 구성된 것을 특징으로 한다.
상기 제1단 및 제2단 프리차지 회로는 읽기 및 쓰기 동작이 완료된 후 상기 제 1 및 제 2 프리차지 신호(PRE1)(PRE2)에 응답하여 프리차지 동작을 수행하는 것을 특징으로 한다.
상기 고전압(VPP)은 상기 부스팅 전압(VPB)보다 높은 것을 특징으로 한다.
상기 부스팅 전압(VPB)은 1.5 VDD 레벨이고, 상기 고전압(VPP)은 2 VDD 레벨인 것을 특징으로 한다.The boosting voltage generation circuit may include an input driver configured to input a first boosting signal PB 1 to output a power supply voltage V DD or a ground voltage Vss to a first node, and according to a voltage level of the first node. Boosting the second node according to the voltage level of the second node when the first stage pumping capacitor pumping the second node to the boosting voltage V PB and the first precharge signal PRE 1 is enabled. The second node to the third node according to the second boosting signal PB 2 when the first stage precharge circuit precharges the voltage V PB and the third precharge signal PRE 3 is enabled. A switch circuit for outputting a boosting voltage (V PB ) or a ground voltage (Vss), a second stage pumping capacitor for pumping a fourth node to a high voltage (V PP ) according to the voltage level of the third node, and a second The voltage level of the fourth node when the precharge signal PRE 2 is enabled And a second stage precharge circuit for precharging the fourth node to a high voltage V PP according to the bell.
The first and second stage precharge circuits may perform a precharge operation in response to the first and second precharge signals PRE 1 and PRE 2 after the read and write operations are completed.
The high voltage V PP is higher than the boosting voltage V PB .
The boosting voltage V PB is 1.5 V DD level, and the high voltage V PP is 2 V DD level.

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1. One. SRAMSRAM 셀 바이어스 기법 Cell bias technique

도1(a)는 6-T 형태의 기존 SRAM의 셀 구조이고, 도1(b)는 본 발명의 실시예에 따른 SRAM의 셀 구조이다. 도1(a) 및 도1(b)를 참조하면, 도1(b)에 도시한 본 발명의 SRAM 셀은 도1(a)에 도시한 종래의 SRAM 셀과 거의 동일한 형태로 이루어져 있다. 다만, 종래의 SRAM 셀은 풀업 PMOS 트랜지스터의 소스단자가 공급전압 VDD에 고정되어 있는 반면, 본 발명의 SRAM 셀은 셀 파워 라인에 연결된 구조를 가진다. Figure 1 (a) is a cell structure of the existing SRAM of the 6-T type, Figure 1 (b) is a cell structure of the SRAM according to an embodiment of the present invention. Referring to Figs. 1A and 1B, the SRAM cell of the present invention shown in Fig. 1B is formed in almost the same form as the conventional SRAM cell shown in Fig. 1A. However, in the conventional SRAM cell, the source terminal of the pull-up PMOS transistor is fixed to the supply voltage V DD , while the SRAM cell of the present invention has a structure connected to the cell power line.

도2는 본 발명의 실시예에 따른 SRAM의 셀 배열 구조를 개략적으로 도시하는 회로도이다. 도2를 참조하면, 본 발명의 실시예에 따라 이중 승압 셀 바이어스 기법을 이용한 스태틱 램은 워드라인(WL), 비트라인(BL), 셀 파워 라인(CPL, Cell Power Line)에 연결된 메모리 셀, 입력단으로부터 입력받은 전압을 승압시키는 부 스팅 전압 발생 회로(도시되지 않음), 부스팅 전압 발생 회로에 의해 승압된 제1 레벨 전압으로 워드라인(WL)을 구동시키는 로컬 로 디코더(Local Row Decoder) 및 부스팅 전압 발생 회로에 의해 제1 레벨과 다른 레벨로 승압된 제2 레벨 전압으로 셀 파워 라인(CPL)을 구동시키는 셀 파워 디코더(Cell VPP Decoder)로 이루어진다. 도2에 도시한 바와 같이, SRAM 셀의 워드라인(WL)과 셀 파워 라인(CPL)은 로컬 로 디코더(local row decoder)와 셀 파워 디코더(cell VPP decoder)에 의해 각각 구동된다. 2 is a circuit diagram schematically showing a cell array structure of an SRAM according to an embodiment of the present invention. Referring to FIG. 2, in accordance with an embodiment of the present invention, a static RAM using a double boost cell bias technique may include a memory cell connected to a word line WL, a bit line BL, a cell power line CPL, Boosting voltage generating circuit (not shown) for boosting the voltage input from the input terminal, Local row decoder and boosting for driving the word line WL with the first level voltage boosted by the boosting voltage generating circuit. A cell power decoder (Cell V PP ) which drives the cell power line CPL with a second level voltage boosted to a level different from the first level by the voltage generating circuit. Decoder). As shown in FIG. 2, the word line WL and the cell power line CPL of the SRAM cell are driven by a local row decoder and a cell V PP decoder, respectively.

도3은 본 발명의 실시예에 따른 SRAM에 있어서 대기상태, 읽기 및 쓰기 동작시의 셀 바이어스를 나타내는 타이밍도이다. 도3을 참조하면, 읽기 및 쓰기 동작시, 로컬 로 디코더와 셀 파워 디코더는 선택한 메모리 셀의 워드라인(WL)과 셀 파워 라인(CPL)을 각각 VPP_WL과 VPP_cell의 서로 다른 승압된 전압으로 구동시키며, 선택하지 않은 메모리 셀의 워드라인(WL)과 셀 파워 라인(CPL)을 각각 접지와 VDD 전압으로 유지한다. 읽기 동작시, 선택된 메모리 셀의 워드라인(WL)을 VPP_WL 전압으로 승압하면, 억세스(access) 트랜지스터의 채널 컨덕턴스(channel conductance) 증가로 인하여 비트라인(BL)에서 메모리 셀로 흐르는 셀 전류가 증가하게 되고, 결과적으로 셀 전류의 증가에 의해 비트라인의 지연시간이 줄어들어 SRAM의 억세스 시간(access time)이 줄어든다. 그러나 승압된 워드라인 전압으로 인해 억세스 트랜지스터의 채널 컨덕턴스가 증가하기 때문에 SRAM 셀의 SNM(static noise margin) 은 상대적으로 감소한다. 이를 개선하기 위하여 선택한 메모리 셀의 CPL의 전압을 VPP_cell 레벨로 승압한다. 승압된 셀 VPP 바이어스 전압은 SRAM 셀의 풀다운 NMOS 트랜지스터의 채널 컨덕턴스를 증가시키기 때문에 워드라인(WL) 승압으로 감소된 SRAM 셀의 SNM이 증가된다. 바람직하게는, VPP_cell 전압은 VPP_WL 전압 보다 높게 승압된다. 보다 바람직하게는, VPP_WL 전압은 VDD의 1.5 배, 즉 1.5VDD 레벨로 승압되고, VPP_cell 전압은 VDD의 2 배, 즉 2VDD 레벨로 승압된다. 쓰기동작 시, 내부 셀 바이어스 전압은 읽기동작 시와 동일하다. 하지만 하나의 메모리 셀 어레이 블럭(array block)에서 각각의 워드라인과 셀 파워 라인은 컬럼 디코더(column decoder)에 의해 선택된 메모리 셀 뿐만 아니라 선택되지 않은 메모리 셀에도 연결되어 있다. 따라서 컬럼 디코더에 의해 선택된 메모리 셀들은 쓰기 구동기(write driver)에 의한 새로운 데이터를 저장하지만 선택되지 않은 메모리 셀들은 읽기 동작상태에 있게 된다. 이때, 선택되지 않은 메모리 셀의 SNM은 매우 작기 때문에 외부 노이즈 등에 의해 메모리 셀에 저장된 데이터가 파괴될 수 있다. 따라서 선택되지 않은 메모리 셀의 SNM을 확보하기 위하여 메모리 셀의 셀 파워 라인을 VPP_cell전압으로 승압한다. 그러나 승압된 셀 파워 바이어스 전압은 풀업 PMOS 트랜지스터의 on 전류를 증가시키기 때문에 쓰기동작 시 선택된 SRAM 셀에 저장된 데이터가 쉽게 바뀌지 않는 문제가 발생한다. 이를 개선하기 위하여 선택한 메모리 셀의 워드라인을 VPP_WL 전압으로 승압한다. 승압된 워드라인 전압은 비트라인에서 메모리 셀로 흐르는 셀 전류를 증가시키기 때문에 쓰기 시간이 길어지는 것을 방지한다. FIG. 3 is a timing diagram showing cell bias during standby, read and write operations in an SRAM according to an embodiment of the present invention. FIG. Referring to FIG. 3, in a read and write operation, the local row decoder and the cell power decoder may boost the word line WL and the cell power line CPL of the selected memory cell to different voltages of V PP WL and V PP _ cells, respectively. The voltage is driven and the word line WL and the cell power line CPL of the unselected memory cells are maintained at ground and V DD voltages, respectively. During a read operation, the word line WL of the selected memory cell is V PP _ WL. When the voltage is boosted, the cell current flowing from the bit line BL to the memory cell is increased due to the increased channel conductance of the access transistor. As a result, the delay time of the bit line is increased by the increase of the cell current. This reduces the access time of the SRAM. However, because the boosted wordline voltage increases the channel conductance of the access transistor, the static noise margin (SNM) of the SRAM cell is relatively reduced. To improve this, the voltage at CPL of the selected memory cell Step up to V PP _cell level. Since the boosted cell V PP bias voltage increases the channel conductance of the pull-down NMOS transistor of the SRAM cell, the SNM of the SRAM cell reduced by the word line WL boost is increased. Preferably, the V PP _ cell voltage is boosted higher than the V PP _ WL voltage. More preferably, the voltage V PP _ WL is stepped up to 1.5 times the level of V DD , that is, 1.5 V DD , and the voltage V PP _ cell is stepped up to twice the level of V DD , that is, 2 V DD . In the write operation, the internal cell bias voltage is the same as in the read operation. However, in one memory cell array block, each word line and cell power line are connected not only to the memory cell selected by the column decoder but also to the unselected memory cell. Therefore, the memory cells selected by the column decoder store new data by the write driver, but the unselected memory cells are in a read operation state. At this time, since the SNM of the unselected memory cell is very small, data stored in the memory cell may be destroyed by external noise. Therefore, to secure the SNM of the unselected memory cell, the cell power line of the memory cell is boosted to the voltage V PP _ cell. However, since the boosted cell power bias voltage increases the on current of the pull-up PMOS transistor, data stored in the selected SRAM cell is not easily changed during the write operation. To improve this, the word line of the selected memory cell is boosted to the voltage V PP _ WL. The boosted wordline voltage increases the cell current flowing from the bitline to the memory cell, thereby preventing the write time from becoming longer.

2. 이중 2. Dual 부스팅Boosting 전압 발생 회로 Voltage generating circuit

앞에서 기술한 바와 같이 본 발명에 따른 SRAM 동작시에는 1.5VDD와 2VDD의 두개의 승압 전원이 필요하다. 종래의 부스팅 회로는 부스팅 효율이 최대 200% 미만(보통 160%)으로 1.5VDD 승압에는 적용할 수 있지만 2VDD 승압에는 적용할 수 없는 한계를 가진다. 200% 이상의 높은 레벨의 승압을 위해서는 전하펌프 회로(charge-pump circuit)를 적용할 수 있으나, 이러한 회로들은 대기상태(standby mode)에서 높은 레벨의 부스팅 전압을 일정하게 유지하기 위하여 전압감지기(voltage detector)와 오실레이터(oscillator) 등에서 상당한 전력소모가 발생하기 때문에 배터리로 동작하는 SRAM에의 적용에는 적합하지 않다. 따라서, 본 발명자는 읽기 및 쓰기동작 시에만 200% 이상의 부스팅 전압을 발생할 수 있는 새로운 부스팅 전압 발생회로를 본 발명의 실시예에 따른 SRAM에 적용하게 되었다. As described above, in the SRAM operation according to the present invention, two boost power sources, 1.5V DD and 2V DD , are required. Conventional boosting circuits have a limit of boosting efficiency of less than 200% (typically 160%) and can be applied to 1.5V DD boost, but not to 2V DD boost. Charge-pump circuits can be used to boost voltage levels above 200%, but these circuits can be used as voltage detectors to maintain high levels of boosting voltage in standby mode. ), And considerable power consumption in oscillators, etc., it is not suitable for application to battery-powered SRAM. Accordingly, the present inventors have applied a new boosting voltage generation circuit capable of generating a boosting voltage of 200% or more only in read and write operations to the SRAM according to the embodiment of the present invention.

도4는 본 발명의 실시예에 따른 이중 부스팅 전압 발생 회로의 동작원리를 도시하는 도면이다. 도5는 본 발명의 실시예에 따른 이중 부스팅 전압 발생 회로를 도시하는 회로도이다. 도4 및 도5를 참조하면, 본 발명의 실시예에 따른 이중 부스팅 전압 발생회로는 직렬로 연결된 2단의 부스팅 회로로 이루어진다. 부스팅 회로는 입력 구동기(input driver), 제1단 펌핑 커패시터(first-stage pumping capacitor), 제1단 프리차지 회로(first-stage precharge circuit), 스위치 회로 (switch circuit), 제2단 펌핑 커패시터(second-stage pumping capacitor), 제2단 프리차지 회로(second-stage precharge circuit)로 이루어진다. 도5를 참조하면, 프리차지 신호(PRE1, PRE2, PRE3)가 "high" 레벨이고, 부스팅 신호(PB1, PB2)가 "low" 레벨일 때, B와 D 노드의 전압은 ground가 되어, 펌핑 커패시터(C1, C2)의 출력 단자들은 VDD 전압으로 미리 충전된다. 또한 A와 C 노드의 전압은 VDD가 되어, 펌핑 커패시터 C1과 C2의 입력 단자는 ground로 방전된다. 이때 스위치 회로의 M1 트랜지스터에 의해 앞단의 부스팅 회로의 출력 단과 뒷단의 부스팅 회로의 입력 단이 서로 분리된다. 프리차지 신호(PRE1, PRE2, PRE3)가 "low" 레벨에서 "high" 레벨로 천이될 때, B와 D 노드의 전압은 VDD가 되어 프리 바이어스 동작은 종료되고, 각 부스팅 회로의 출력 노드는 플로팅(floating) 상태가 된다. 먼저, 부스팅 신호(PB1)가 "low" 레벨에서 "high" 레벨로 천이될 때, A 노드의 전압은 VDD에서 ground로 천이되어 M0 트랜지스터가 turn-on 된다. 이때 펌핑 커패시터 C1의 입력 단자는 ground에서 VDD 전압으로 천이되며, 이에 따라 펌핑 커패시터 C1의 출력 단자는 커패시터 커플링(capacitor coupling) 효과에 의해 VDD 전압에서 VPB 전압으로 부스팅된다. 그 다음에, 부스팅 신호(PB2)가 "low" 레벨에서 "high" 레벨로 천이될 때, C 노드의 전압은 VDD에서 ground로 천이되고 M1 트랜지스터가 turn-on 된다. 이때 M1 트랜지스터를 통해 앞단의 부스팅 전압(VPB)은 뒷단의 펌핑 커패시터 C2의 입력 단자에 인가된다. 펌핑 커패시터 C2의 입력 단자는 ground에서 VPB 전압으로 천이되며, 이에 따라 펌핑 커패시터 C2의 출력 단자는 VDD 전압에서 VPP 전압으로 부스팅된다. 그 결과 승압 전압 VPP는 아래의 식과 같이 표현된다.4 is a diagram illustrating an operation principle of a double boosting voltage generating circuit according to an embodiment of the present invention. 5 is a circuit diagram showing a double boosting voltage generating circuit according to an embodiment of the present invention. 4 and 5, the dual boosting voltage generating circuit according to the embodiment of the present invention is composed of two stage boosting circuits connected in series. The boosting circuit includes an input driver, a first-stage pumping capacitor, a first-stage precharge circuit, a switch circuit, and a second stage pumping capacitor. second-stage pumping capacitor, second-stage precharge circuit. Referring to FIG. 5, when the precharge signals PRE 1 , PRE 2 , and PRE 3 are at the “high” level, and the boosting signals PB 1 and PB 2 are at the “low” level, the voltages of the B and D nodes are to ground, pumping capacitor (C 1 , The output terminals of C 2 ) are precharged to the V DD voltage. In addition, the voltage at node A and C becomes V DD , so the input terminals of pumping capacitors C 1 and C 2 are discharged to ground. At this time, the output terminal of the boosting circuit of the front stage and the input terminal of the boosting circuit of the rear stage are separated from each other by the M1 transistor of the switch circuit. When the precharge signals PRE 1 , PRE 2 , and PRE 3 are transitioned from the "low" level to the "high" level, the voltages of the B and D nodes become V DD so that the pre-biasing operation is terminated. The output node is in a floating state. First, when the boosting signal PB 1 transitions from the "low" level to the "high" level, the voltage at the node A is transitioned from V DD to ground so that the M0 transistor is turned on. The input terminal of the pump capacitor C 1 is switched to the voltage V DD from the ground, thus the output terminal of the pump capacitor C 1 is boosted to the voltage V PB from the V DD voltage by the effect of the coupling capacitor (coupling capacitor). Then, when the boosting signal PB 2 transitions from the "low" level to the "high" level, the voltage at the C node transitions from V DD to ground and the M1 transistor is turned on. At this time, the boosting voltage V PB at the front end is applied to the input terminal of the pumping capacitor C 2 at the rear end through the M1 transistor. The input terminal of pumping capacitor C 2 transitions from ground to the voltage V PB , so the output terminal of pumping capacitor C 2 is boosted from V DD to V PP . As a result, the boosted voltage V PP is expressed by the following equation.

Figure 112006025131989-pat00001
Figure 112006025131989-pat00001

여기서, C1과 C2는 부스팅 회로에 사용한 펌핑 커패시터이고, CL은 출력 단의 부하 커패시터이다. 위의 식에서 펌핑 커패시터 C1과 C2가 2CL과 같을 때, 2VDD의 부스팅 전압을 얻을 수 있다. 읽기 및 쓰기 동작이 완료된 후, 프리차지 신호(PRE1, PRE2, PRE3)가 "high" 레벨이 되고, 부스팅 신호(PB1, PB2)가 "low" 레벨이 되면 부스팅 전압 발생회로는 다음 cycle을 위해 다시 프리차지 동작을 수행한다. Where C 1 and C 2 are the pumping capacitors used in the boosting circuit and C L is the load capacitor at the output stage. In the above equation, when the pumping capacitors C 1 and C 2 are equal to 2C L , a boosting voltage of 2V DD can be obtained. After the read and write operations are completed, when the precharge signals PRE 1 , PRE 2 , and PRE 3 become the "high" level, and the boosting signals PB 1 and PB 2 become the "low" level, the boosting voltage generator circuit Perform precharge again for the next cycle.

도6은 본 발명의 실시예에 따른 이중 부스팅 전압 발생회로의 시뮬레이션 파형이다. 출력단의 부하 커패시턴스는 약 10 pF으로 0.8 V 전원전압에서 1.6 V의 VPP_cell 전압이 생성되었다. 이와 같이, 본 발명에 따른 이중 부스팅 전압 발생회로는 읽기 및 쓰기 동작시에만 직렬로 연결된 2단의 부스팅 회로들을 동시에 부스팅 동작 수행하게 함으로써 2VDD 이상의 높은 전압을 생성하므로, 대기상태 시에는 전력소모가 없다.6 is a simulation waveform of a double boosting voltage generating circuit according to an embodiment of the present invention. The load capacitance of the output stage was about 10 pF, resulting in a V PP _cell voltage of 1.6 V at 0.8 V supply voltage. As described above, the dual boosting voltage generation circuit according to the present invention generates a high voltage of 2V DD or more by simultaneously boosting two series of boosting circuits connected in series only during a read and write operation. none.

3. 3. SRAMSRAM 의 성능 평가Performance evaluation

도7은 본 발명의 실시예에 따른 이중 셀 바이어스 기법을 이용한 SRAM의 레이아웃을 도시하는 도면이다. 도7에 도시한 SRAM은 0.8-V, 32K-byte SRAM의 전체 레이아웃으로서, 0.18-㎛ CMOS 2-well/1-polycide/3-metal 공정을 이용하여 설계한 것이다. 도7에 도시한 SRAM의 셀 면적은 5.99 ㎛2이고, 전체 칩 면적은 2.24 mm2이다. 하기 표1에는 도7과 같이 설계한 SRAM의 성능을 보다 구체적으로 요약 정리하였다. 7 is a diagram illustrating a layout of an SRAM using a dual cell bias technique according to an embodiment of the present invention. The SRAM shown in FIG. 7 is an overall layout of 0.8-V, 32K-byte SRAM, which is designed using a 0.18-µm CMOS 2-well / 1-polycide / 3-metal process. The cell area of the SRAM shown in FIG. 7 is 5.99 µm 2 , and the total chip area is 2.24 mm 2 . Table 1 summarizes the performance of the SRAM designed as shown in FIG. 7 in more detail.

Figure 112006025131989-pat00002
Figure 112006025131989-pat00002

도8은 본 발명의 실시예에 따른 SRAM에 있어서 0.8V, 33 MHz 클럭 주파수에서의 읽기 동작시의 시뮬레이션 파형이다. 도7에 도시된 SRAM에 구비된 컨트롤 회로의 제어신호에 응답하여 1.5VDD 및 2VDD 부스팅 전압 발생 회로는 도8에 도시한 바와 같이 각각 1.2 V와 1.6 V의 부스팅 전압을 발생하며, 로컬 로 디코더와 셀 파워 디코더를 통해 선택한 메모리 셀의 워드라인(WL)과 셀 파워 라인(CPL)에 전달된다. 전체 칩의 억세스 시간은 26 ns이며, 전력소모는 2.59 mW 였다.8 is a simulation waveform during a read operation at a clock frequency of 0.8 V and 33 MHz in an SRAM according to an embodiment of the present invention. In response to the control signal of the control circuit provided in the SRAM shown in FIG. 7, the 1.5V DD and 2V DD boosting voltage generation circuits generate boosting voltages of 1.2 V and 1.6 V, respectively, as shown in FIG. The decoder and the cell power decoder are transferred to the word line WL and the cell power line CPL of the selected memory cell. The access time of the entire chip was 26 ns and power consumption was 2.59 mW.

도9는 본 발명의 실시예에 따른 이중 전압 부스팅에 의해 SRAM 셀의 SNM이 개선된 상태를 나타내는 그래프도이다. 읽기 및 쓰기동작 시 선택한 메모리 셀의 워드라인과 셀 파워 라인을 서로 다른 레벨로 동시에 승압함으로써, 도9(a) 및 도9(b)에 기재된 바와 같이 SRAM 셀의 SNM은 152 mV에서 358 mV로 증가하였다. 또한 셀 전류는 10.9 ㎂에서 21.7 ㎂로 증가하였고, 그 결과 비트라인의 지연시간도 30% 감소하였다.9 is a graph illustrating an improved SNM of an SRAM cell by double voltage boosting according to an embodiment of the present invention. By simultaneously boosting the word line and cell power line of the selected memory cell to different levels during read and write operations, the SNM of the SRAM cell is increased from 152 mV to 358 mV, as shown in FIGS. 9 (a) and 9 (b). Increased. In addition, the cell current increased from 10.9 mA to 21.7 mA, resulting in a 30% reduction in the bit line delay time.

하기 표2에서는 종래의 SRAM과 본 발명에 따른 SRAM의 성능을 비교 정리하였다. 표2를 참조하면, 본 발명의 SRAM은 추가되는 디코더와 부스팅 전압 발생회로 등에 의해 칩 면적과 전력소모가 다소 증가하지만, SRAM 셀의 SNM과 동작속도는 확연히 개선됨을 알 수 있다. 표2를 보다 구체적으로 분석해 보면, 본 발명에 따른 SRAM은 종래의 SRAM과 비교하여 SNM이 135% 향상되었고, 동작속도도 35% 개선되었다. 따라서, 본 발명에 따른 SRAM은 1-V 이하의 초저전압에서도 동작속도가 고속이면서 전력소모가 적은 메모리가 요구되는 휴대용 멀티미디어 전자기기에 유용하게 적용될 수 있다. Table 2 summarizes the performance of the conventional SRAM and the SRAM according to the present invention. Referring to Table 2, it can be seen that the SRAM of the present invention slightly increases chip area and power consumption due to an additional decoder and boosting voltage generation circuit, but significantly improves the SNM and operating speed of the SRAM cell. Analyzing Table 2 in more detail, the SRAM according to the present invention has a 135% improvement in SNM and a 35% improvement in operating speed compared to the conventional SRAM. Therefore, the SRAM according to the present invention can be usefully applied to a portable multimedia electronic device that requires a high operating speed and a low power consumption memory even at an ultra-low voltage of 1V or less.

Figure 112006025131989-pat00003
Figure 112006025131989-pat00003

이상에서는 본 발명을 특정의 바람직한 실시예들을 참조하여 도시하고 설명하였지만, 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명의 정신을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변경과 수정이 가능할 것이다. 따라서 예컨대, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않으면서 도면에 도시한 스태틱 램의 구성 등을 변형 내지 수정할 수 있는 것은 명백하고, 본 발명은 후술하는 청구의 범위에 의해서만 단지 제한된다. Although the present invention has been illustrated and described with reference to specific preferred embodiments, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the spirit of the present invention. Various changes and modifications will be possible by those who have Thus, for example, it will be apparent to those skilled in the art that modifications or the like of the static ram shown in the drawings may be modified or modified without departing from the spirit and scope of the present invention, and the present invention is limited only by the claims that follow.

본 발명에 의하면, 다음과 같은 효과를 가진다. According to this invention, it has the following effects.

첫째, 읽기 및 쓰기 동작시, 선택된 SRAM 셀의 워드라인과 풀업 PMOS 트랜지스터의 소스(source)에 연결된 셀 파워 라인을 서로 다른 레벨로 동시에 승압함으로써 SRAM 셀의 SNM과 셀 전류의 크기를 증가시키는 효과를 가진다. First, in read and write operations, the word line of the selected SRAM cell and the cell power line connected to the source of the pull-up PMOS transistor are simultaneously boosted to different levels, thereby increasing the size of the SNM and the cell current of the SRAM cell. Have

둘째, 이중 승압 셀 바이어스 기법에 의해 셀 면적의 증가 없이 충분한 SNM을 확보함과 아울러, 증가된 셀 전류에 의해 동작속도를 개선시키는 효과를 가진다. Second, the double boost cell bias technique secures a sufficient SNM without increasing the cell area and improves the operation speed by the increased cell current.

세째, 읽기 및 쓰기 동작시 이중 부스팅 전압 발생 회로에 의해 동시에 부스팅 동작을 수행함으로써 서로 다른 레벨의 전압을 생성함과 아울러, 부스팅 회로의 프리 차지 회로의 동작에 의해 대기상태시의 전력 소모를 줄이는 효과를 가진다. Third, the boosting operation is simultaneously performed by the dual boosting voltage generating circuits during read and write operations, thereby generating different levels of voltage, and reducing the power consumption during standby by the operation of the precharge circuit of the boosting circuit. Has

Claims (13)

이중 승압 셀 바이어스 기법을 이용한 스태틱 램에 있어서, In a static ram using a double boost cell bias technique, 워드라인, 비트라인, 셀 파워 라인에 연결된 메모리 셀;Memory cells coupled to word lines, bit lines, and cell power lines; 입력단으로부터 입력받은 전압을 승압시키는 부스팅 전압 발생 회로; A boosting voltage generating circuit for boosting a voltage received from an input terminal; 상기 부스팅 전압 발생 회로에 의해 승압된 제1 레벨 전압으로 상기 워드라인을 구동시키는 로컬 로 디코더; 및A local low decoder for driving the word line to a first level voltage stepped up by the boosting voltage generating circuit; And 상기 부스팅 전압 발생 회로에 의해 상기 제1 레벨과 다른 레벨로 승압된 제2 레벨 전압으로 상기 셀 파워 라인을 구동시키는 셀 파워 디코더;를 포함하고, And a cell power decoder configured to drive the cell power line at a second level voltage boosted to a level different from the first level by the boosting voltage generation circuit. 상기 부스팅 전압 발생 회로는 읽기 및 쓰기 동작시 상기 메모리 셀의 워드라인과 셀 파워 라인을 서로 다른 레벨로 동시에 승압하는 것을 특징으로 하는 스태틱 램. And the boosting voltage generation circuit boosts the word line and the cell power line of the memory cell to different levels simultaneously during read and write operations. 제 1 항에 있어서, 상기 메모리 셀은 6개의 트랜지스터로 이루어진 6-T 셀로서, 셀의 풀업 트랜지스터의 소스단자가 셀 파워 라인에 연결된 것을 특징으로 하는 스태틱 램. 2. The static RAM of claim 1, wherein the memory cell is a 6-T cell consisting of six transistors, wherein a source terminal of a pull-up transistor of the cell is connected to a cell power line. 제 1 항에 있어서, 상기 제2 레벨 전압은 상기 제1 레벨 전압 보다 높은 것 을 특징으로 하는 스태틱 램. 2. The static ram of claim 1, wherein the second level voltage is higher than the first level voltage. 제 3 항에 있어서, 상기 제1 레벨 전압은 1.5 VDD 레벨이고, 상기 제2 레벨 전압은 2 VDD 레벨인 것을 특징으로 하는 스태틱 램. The method of claim 3, wherein the first level voltage is 1.5 V DD. Level, and the second level voltage is a 2 V DD level. 제 1 항에 있어서, 상기 부스팅 전압 발생 회로는 직렬로 연결된 2단의 부스팅 회로로 이루어진 이중 부스팅 전압 발생 회로인 것을 특징으로 하는 스태틱 램. 2. The static ram of claim 1, wherein the boosting voltage generating circuit is a double boosting voltage generating circuit having two boosting circuits connected in series. 삭제delete 제 1 항에 있어서, 상기 부스팅 전압 발생 회로는:The circuit of claim 1 wherein the boosting voltage generating circuit is: 제 1 부스팅 신호(PB1)를 입력하여 제 1 노드로 전원전압(VDD) 또는 접지전압(Vss)을 출력하는 입력 구동기와;An input driver for inputting a first boosting signal PB 1 to output a power supply voltage V DD or a ground voltage Vss to a first node; 상기 제 1 노드의 전압 레벨에 따라 제 2 노드를 부스팅 전압(VPB)으로 펌핑하는 제1단 펌핑 커패시터와;A first stage pumping capacitor for pumping a second node to a boosting voltage V PB according to the voltage level of the first node; 제 1 프리차지 신호(PRE1)가 인에이블 상태일 때 상기 제 2 노드의 전압 레벨에 따라 상기 제 2 노드를 부스팅 전압(VPB)으로 프리차지 시키는 제1단 프리차지 회로와;A first stage precharge circuit for precharging the second node to a boosting voltage V PB according to the voltage level of the second node when the first precharge signal PRE 1 is in an enabled state; 제 3 프리차지 신호(PRE3)가 인에이블 상태일 때 제 2 부스팅 신호(PB2)에 따라 제 3 노드로 상기 제 2 노드의 부스팅 전압(VPB) 또는 접지전압(Vss)을 출력하는 스위치 회로와;When the third precharge signal PRE 3 is in an enabled state, the switch outputs the boosting voltage V PB or the ground voltage Vss of the second node to the third node according to the second boosting signal PB 2 . Circuits; 상기 제 3 노드의 전압 레벨에 따라 제 4 노드를 고전압(VPP)으로 펌핑하는 제2단 펌핑 커패시터; 및A second stage pumping capacitor pumping the fourth node to a high voltage V PP according to the voltage level of the third node; And 제 2 프리차지 신호(PRE2)가 인에이블 상태일 때 상기 제 4 노드의 전압 레벨에 따라 상기 제 4 노드를 고전압(VPP)으로 프리차지 시키는 제2단 프리차지 회로;를 포함하여 구성된 것을 특징으로 하는 스태틱 램. And a second stage precharge circuit configured to precharge the fourth node to the high voltage V PP according to the voltage level of the fourth node when the second precharge signal PRE 2 is enabled. The static lamb characterized by the. 제 7 항에 있어서, 상기 제1단 및 제2단 프리차지 회로는 읽기 및 쓰기 동작이 완료된 후 상기 제 1 및 제 2 프리차지 신호(PRE1)(PRE2)에 응답하여 프리차지 동작을 수행하는 것을 특징으로 하는 스태틱 램. 8. The method of claim 7, wherein the first and second stage precharge circuits perform a precharge operation in response to the first and second precharge signals PRE 1 and PRE 2 after a read and write operation is completed. Static RAM characterized in that. 삭제delete 삭제delete 제 7 항에 있어서, 상기 고전압(VPP)은 상기 부스팅 전압(VPB)보다 높은 것을 특징으로 하는 스태틱 램. 8. The static ram of claim 7, wherein the high voltage (V PP ) is higher than the boosting voltage (V PB ). 제 11 항에 있어서, 상기 부스팅 전압(VPB)은 1.5 VDD 레벨이고, 상기 고전압(VPP)은 2 VDD 레벨인 것을 특징으로 하는 스태틱 램. 12. The static ram of claim 11, wherein the boosting voltage (V PB ) is at a 1.5 V DD level and the high voltage (V PP ) is at a 2 V DD level. 삭제delete
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