KR0137087Y1

KR0137087Y1 - Mutual signal converter

Info

Publication number: KR0137087Y1
Application number: KR2019930030172U
Authority: KR
Inventors: 박일; 유성종
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1999-04-01
Also published as: KR950020623U

Abstract

본 고안은 PCM 데이터의 2Mbps/4Mbps의 상호 변환 전송에 관한 것으로, 특히 기존 방식의 직렬 데이터를 병렬데이터로 혹은 병렬 데이터를 직렬 데이터로 변환이 필요 없도록 한 상호 신호 변환 장치에 관한 것이다.The present invention relates to a cross-conversion transmission of PCM data of 2Mbps / 4Mbps, and more particularly to a cross-signal conversion device that eliminates the need to convert the conventional serial data to parallel data or parallel data to serial data.

이와 같은 본 고안의 목적을 달성하기 위한 수단은 입력되는 데이터를 버퍼링하는 버퍼수단과, 상기 버퍼수단에서 출력된 신호를 메모리에 어드레싱하여 저장하는 메모리수단과, 상기 버퍼수단과 상기 메모리수단의 입출력을 제어하는 카운터수단으로써 달성되는 것이다.Means for achieving the object of the present invention is a buffer means for buffering the input data, the memory means for storing the address output from the buffer means to the memory, and the input and output of the buffer means and the memory means It is achieved as a counter means for controlling.

Description

Mutual signal converter

제1도는 종래 2Mbps/4Mbps 상호 변환 장치 구성도.1 is a configuration diagram of a conventional 2Mbps / 4Mbps interconversion device.

제2도는 제1도의 또다른 실시예의 구성도.2 is a block diagram of another embodiment of FIG.

제3도는 본 고안 2Mbps/4Mbps 상호 변환장치 구성도.3 is a schematic diagram of a 2Mbps / 4Mbps interconverter of the present invention.

제4도는 제1도의 동작 타이밍도.4 is an operation timing diagram of FIG.

제5도는 제3도의 동작 타이밍도.5 is an operation timing diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : S/P 부 2 : 메모리부1: S / P part 2: memory part

3 : P/S 부 4 : 먹스부3: P / S part 4: mux part

5 : 디먹스부 10 : 버퍼부5: demux portion 10: buffer portion

20 : 메모리부 30 : 카운터부20: memory section 30: counter section

40 : 래치부40: latch portion

본 고안은 PCM 데이터의 2Mbps/4Mbps의 상호 변환 전송에 관한 것으로, 특히 기존 방식의 직렬 데이터를 병렬데이터로 혹은 병렬데이터를 직렬 데이터로 변환이 필요 없도록 한 상호 신호 변환장치에 관한 것이다.The present invention relates to a cross-conversion transmission of PCM data of 2Mbps / 4Mbps, and more particularly to a cross-signal conversion device that eliminates the need to convert the conventional serial data to parallel data or parallel data to serial data.

종래 2Mbps/4Mbps 상호 변환장치는 제1도에 도시한 메모리를 사용한 변환장치와, 제2도에 도시한 멀티플렉서 및 디멀티플렉서를 사용한 변환 장치 구성도로서, 제1도(a)는 2Mbps를 4Mbps로 (b)는 4Mbps를 2Mbps로 변환하는 장치로서 (a)는 입력되는 직렬데이터를 병렬데이터로 변환하는 S/P(Serial to Parallel)부 (1)와, 상기 S/P부(1)의 신호를 일시 저장하는 메모리부(2)와, 상기 메모리부(2)의 출력을 다시 직렬 데이터로 변환하는 P/S(Parallel to Serial)부 (3)로 크게 구성되며 (b)도는 상기 (a)와 구성면에서 동일하나 단지 S/P부(1)와 P/S(3)의 변환 갯수의 차이가 있다.The conventional 2 Mbps / 4 Mbps mutual converter is a configuration diagram of the converter using the memory shown in FIG. 1 and the converter using the multiplexer and demultiplexer shown in FIG. 2, and FIG. 1 (a) shows 2 Mbps as 4 Mbps ( b) is a device for converting 4 Mbps to 2 Mbps, (a) is a S / P (Serial to Parallel) unit (1) for converting the input serial data into parallel data and the signal of the S / P unit (1) The memory unit 2 temporarily stores and the P / S (Parallel to Serial) unit 3 converting the output of the memory unit 2 back into serial data. Although identical in configuration, there is only a difference in the number of conversions of the S / P unit 1 and the P / S 3.

제2도는 직렬 데이터를 병렬데이터로 변환하는 S/P부(1)와, 상기S/P부(1)의 출력을 여러 채널로 변환하는 먹스부(4)와, 상기 먹스부(4)의 출력을 직렬데이터로 변환하는 P/S부(3)로 구성되며, (a)는 2Mbps를 4Mbps로 변환하는 회로이고 (b)는 4Mbps를 2Mbps로 변환하는 구성으로 기본 구성은 동일하나 단지 S/P부(1)와 P/S부(3)의 변환채널수가 다를 뿐이다.2 shows an S / P unit 1 for converting serial data into parallel data, a mux unit 4 for converting the output of the S / P unit 1 into various channels, and the mux unit 4 It consists of P / S part (3) that converts output to serial data, (a) is a circuit for converting 2Mbps to 4Mbps, and (b) is a configuration for converting 4Mbps to 2Mbps with the same basic configuration but only S / The number of conversion channels of the P section 1 and the P / S section 3 is only different.

이와 같이 구성된 종래 기술은 먼저 2Mbps에서 4Mbps로 데이터를 변환할 때 서브하이웨이(SHWØ ∼ 15)의 데이터를 직렬로 입력시킨 후 상기 S/P부(1)는 병렬데이터로 상기 메모리부(2)에 저장한다. 저장된 데이터를 4Mbps 포맷으로 출력한후 상기 P/S부(3)는 다시 직렬 데이터로 최종 출력하게 된다. 4Mbps에서 2Mbps로 데이터 변환 원리는 2Mbps의 1개의 SHW(Subhighway)는 32채널이고, 4Mbps의 1개의 SHW는 64채널이므로 2Mbps의 SHW는 2개가 쌍이되어 4Mbps의 1개의 SHW가 된다. 즉 2Mbps일 때In the prior art configured as described above, when converting data from 2 Mbps to 4 Mbps, data of the sub highways SHWØ 15 are serially inputted, and then the S / P unit 1 is parallel data to the memory unit 2. Save it. After outputting the stored data in 4Mbps format, the P / S unit 3 finally outputs serial data again. The principle of data conversion from 4Mbps to 2Mbps is that one SHW (Subhighway) of 2Mbps is 32 channels, and one SHW of 4Mbps is 64 channels, so two SHWs of 2Mbps are paired to become one SHW of 4Mbps. 2Mbps

SHW Ø, 2, 4, 6, 8, 10, 12, 14 ; 채널Ø∼채널31SHW Ø, 2, 4, 6, 8, 10, 12, 14; Channel Ø to Channel 31

SHW 1, 3, 5, 7, 9, 11, 13, 15 ; 채널32∼ 채널63SHW 1, 3, 5, 7, 9, 11, 13, 15; Channel 32 to Channel 63

에 대응된다. 따라서 SHWØ와 SHW1은 쌍이되어 채널 Ø∼63으로 64채널이 된다. 이는 4Mbps의 하나의 SHW는 채널 Ø∼63로 이루어지는 것이다.Corresponds to. Therefore, SHWØ and SHW1 are paired and become 64 channels with channels Ø ~ 63. This means that one SHW of 4 Mbps consists of channels Ø-63.

제2도의 경우 동작은 2Mbps에서 4Mbps로 변환시 상기 S/P부(1)에 의해 병렬 데이터로 출력한 후 상기 먹스부(4)로 멀티플렉스 하여 인에이블(Enable) 신호에 제어되어 각 채널로 분배되어 출력한다.In the case of FIG. 2, the operation is output as parallel data by the S / P unit 1 when converting from 2 Mbps to 4 Mbps, then multiplexed to the mux unit 4 and controlled to an enable signal to be distributed to each channel. And output.

그러나, 상기 두 방식에는 너무 많은 반도체칩이 소요되어 회로가 복잡하고 실장시 차지하는 공간도 큰 단점이 있을 뿐만아니라 제2도 방식에는 특히 채널이 섞이게 되어 소프트웨어적으로 채널을 선택하여 순서대로 정리해야 하는 문제점이 있다.However, the two methods require too many semiconductor chips, which results in a complicated circuit and a large space used for mounting. In addition, the second method requires mixing channels in order to arrange channels in order. There is a problem.

따라서 본 고안은 메모리를 사용하여 직접 어드레싱함으로써 하드웨어 패턴을 간소화하는 상호 신호 변환장치를 제공함에 있다.Accordingly, the present invention provides a mutual signal conversion device that simplifies hardware patterns by directly addressing using a memory.

이와 같이 본 고안의 목적을 달성하기 위한 수단은 입력되는 데이터를 버퍼링하는 버퍼수단과, 상기 버퍼수단에서 출력된 신호를 메모리에 어드레싱하여 저장하는 메모리수단과, 상기 버퍼수단과 상기 메모리수단의 입출력을 제어하는 카운터수단으로써 달성되는 것으로, 이하 본 고안을 첨부된 도면에 의거 상세하게 설명하면 다음과 같다.Thus, the means for achieving the object of the present invention is a buffer means for buffering the input data, the memory means for storing the address output from the buffer means to the memory, and the input and output of the buffer means and the memory means As achieved by the counter means for controlling, the present invention will be described in detail below with reference to the accompanying drawings.

제3도는 본 고안 2Mbps/4Mbps 상호 변환장치의 구성도로써 (a)는 2Mbps를 4Mbps로 (b)는 4Mbps를 2Mbps로 변환하는 경우로 (a)는 입력데이터를 일시 저장하는 버퍼부(10)와, 상기 버퍼부(10)의 출력을 카운터부의 제어신호에 따라 어드레싱하여 데이터를 저장하는 메모리부(20)와, 상기 버퍼부(10) 및 상기 메모리부(20)를 제어하는 카운터부(30)로 구성되며 (b)는 상기(a)와 역으로 메모리부(20)로 입력된 신호는 카운터부(30)으로 제어되는 원리는 동일하나 후단에 출력을 위해 데이터를 일시저장하는 래치부(40)로 구성된다.3 is a schematic diagram of a 2Mbps / 4Mbps interconverter of the present invention, in which (a) converts 2Mbps to 4Mbps and (b) converts 4Mbps to 2Mbps. (A) shows a buffer unit 10 for temporarily storing input data. And a memory unit 20 for storing data by addressing the output of the buffer unit 10 according to a control signal of the counter unit, and a counter unit 30 for controlling the buffer unit 10 and the memory unit 20. (B) has the same principle that the signal input to the memory unit 20 in reverse with the above (a) is controlled by the counter unit 30, but the latch unit for temporarily storing data for output at the rear end ( 40).

이와 같이 구성된 본 고안의 작용, 효과에 대해 첨부된 도면에 의거 상세하게 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the operation, the effect of the present invention configured as described above.

제3도에 예시된 바와 같이, 2Mbps의 16SHW와 4Mbps의 8SHW의 데이터를 상호 변환하는 것으로 먼저 2Mbps에서 4Mbps로 변환하는 (a)의 방식의 입력 데이터는 SHW Ø, 2, 4, … 14개의 8개 SHW와 SHW 1, 3, 5, … , 15의 8개 SHW로 나누어 입력되면 각 데이터 포맷은 D7, D6, D5, D4, D3, D2, D1, D0순으로 8비트로 출력되는 직렬데이터가 된다. 더욱 상세하게 설명하면 먼저 8개의 SHW 데이터를 한 번에 입력하여 첫 번째 비트 즉 D7값(SHWØ, 2, 4, 6, … , 14의 각 채널의 첫 번째 값 즉 D7 값)을 8비트로 하여 1바이트를 구성하는 데이터를 메모리부(20)에 저장하게 된다. 이와 같은 방법으로 D6값, D5값을 차례로 저장하는데 SHW 2번째 D6값을 SHW 1, 3, 5, … , 15로 8비트를 1바이트로 메모리부(20)에 저장한다.As illustrated in FIG. 3, the input data of the method (a) which converts 16 SHW of 2 Mbps and 8 SHW of 4 Mbps to each other firstly converts from 2 Mbps to 4 Mbps is SHW Ø, 2, 4,. 14 eight SHW and SHW 1, 3, 5,… When input is divided into 8 SHWs of 15, each data format is serial data output as 8 bits in the order of D7, D6, D5, D4, D3, D2, D1, and D0. In more detail, the first bit of 8 SHW data is inputted first, and the first bit, that is, the D7 value (the first value of each channel of SHWØ, 2, 4, 6,…, 14, that is, the D7 value) is set to 8 bits. Data constituting the byte is stored in the memory unit 20. In this way, the D6 value and the D5 value are stored in order. SHW 2nd D6 value is stored as SHW 1, 3, 5,. , 8 bits are stored in the memory unit 20 as 1 byte.

출력때도 마찬가지로 8비트로 저장된 데이터를 순서대로 출력하면 된다. 이상은 입력단에 16SHW에서 출력단 4Mbps에 대응하는 한 SHW가 64채널이므로 8SHW가 출력되는 것이다.In the case of output, data stored in 8 bits can be output in order. The above is that 8SHW is output because the SHW is 64 channels as long as it corresponds to 16Mbps in the input terminal and 4Mbps in the output terminal.

(b)에 예시된 4Mbps를 2Mbps로 변환방식도 유사한 방법으로 하고 단 입력단 8SHW는 둘로 구분하지 않고 각각의 비트에 해당 데이터(D7 ∼DØ) 값들을 저장하여 출력시 2Mbps에서 한SHW가 32채널에 해당되므로 16SHW가 출력되도록 한다.The method of converting 4Mbps to 2Mbps as shown in (b) is similar to the above. However, 8SHW of input terminal is not divided into two, but the relevant data (D7 ~ DØ) values are stored in each bit. Therefore, output 16SHW.

이때 출력단의 SHW는 SHWØ, 2, 4, … , 14는 채널 Ø ∼ 31에 대응되고 SHW 1, 3, 5, … , 15는 채널 32 ∼ 63에 대응되어 총 16개 SHW로 출력되는 것이다.At this time, SHW of output stage is SHWØ, 2, 4,. , 14 correspond to channels Ø to 31 and SHW 1, 3, 5,... , 15 corresponds to channels 32 to 63 and is outputted in total of 16 SHW.

여기서 출력 과정을 보면 메모리 내부의 데이터는 D7은 SHW7 … D0는 SHWØ의 첫비트부터 저장되어 있어 입력시와 마찬가지로 출력된다.Here, if you look at the output process, the data in the memory is D7. D0 is stored from the first bit of SHWØ and output as in input.

즉 판독(/RD) 신호가 들어오면 하드웨어는 메모리의 D7 ∼ D0를 SHW7 ∼ SHW0에 대응되도록 해당 번지를 지시하게 되며 이때는 4Mbps를 2Mbps로 변환시 번지중 A1과 A8의 패턴을 하드웨어로 구성한다. 판독방법은 4Mbps에서 2Mbps로 출력시 SHW당 ØCH∼31CH와 32CH∼63CH를 동시에 2SHW로 나누어 판독하며 2Mbps를 4Mbps로 변환되는 역으로 기록할 경우 2SHW를 한꺼번에 기록하고 출력시 2SHW로 판독하면된다.In other words, when a read (/ RD) signal is input, the hardware instructs the corresponding address to correspond to the D7 to D0 of the memory corresponding to the SHW7 to SHW0. In this case, when converting the 4 Mbps to 2 Mbps, the patterns of the addresses A1 and A8 are composed of hardware. When reading from 4Mbps to 2Mbps, read ØCH ~ 31CH and 32CH ~ 63CH per SHW into 2SHW at the same time. When recording 2Mbps into 4Mbps, read 2SHW at once and read 2SHW at output.

이상에서 상세하게 설명한 바와 같이, 본 고안은 기존 방식에 비해 2Mbps/4Mbps 상호 변환시 메모리를 직접 하드웨어로 어드레싱하여 회로의 간소화 및 설치에 용이하고 이에 따른 불편함을 해소하고 아울러 회로의 집적도를 높여 원가절감측면의 효과가 있다.As described in detail above, the present invention is easy to simplify and install the circuit by addressing the memory directly with hardware when converting from 2Mbps / 4Mbps to the conventional method, and solve the inconvenience, and increase the integration of the circuit. There is a side effect.

Claims

A buffer means for buffering input data, a storage means for addressing and inputting the input data directly into a memory, and a latch means for temporarily storing a signal output from the storage means. And memory means for addressing and storing, and counter control means for controlling the input and output of said buffer means and said memory means.