KR0130259Y1

KR0130259Y1 - Multi-processing system

Info

Publication number: KR0130259Y1
Application number: KR2019930009351U
Authority: KR
Inventors: 오학서
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1993-05-31
Filing date: 1993-05-31
Publication date: 1998-12-15
Also published as: KR940027366U

Abstract

본 고안은 고속의 화상처리를 위한 멀티 프로세싱 시스템에 관한 것으로, 하나의 호스트에 의해 획일적인 운영이 이루어지도록 하면서 최대 9개까지의 DSP를 사용하되, 하나는 영상표시 및 각종상태 제어를 위해 사용하는 동시에 다른 8개까지의 DSP는 화면의 일부분씩을 분담하거나 하나씩의 화면을 각각 독립적으로 분할 처리하도록 함으로써 시스템의 처리속도가 향상되어 입력영상에 대한 실시간 처리가 가능해 지도록 한 것이다.The present invention relates to a multi-processing system for high-speed image processing, which uses up to nine DSPs for uniform operation by one host, one for image display and various state control. At the same time, up to eight other DSPs can share parts of the screen or divide the screens independently, thereby improving the processing speed of the system and enabling real-time processing of the input image.

Description

Multi-processing system for high speed image processing

제1도는 종래의 화상처리 프로세서의 구성을 나타낸 블록도.1 is a block diagram showing the configuration of a conventional image processing processor.

제2도는 본 고안의 블록도.2 is a block diagram of the present invention.

제3도는 본 고안의 버스 제어용 보드의 구성을 나타낸 블록도.Figure 3 is a block diagram showing the configuration of the bus control board of the present invention.

제4도는 본 고안의 화상처리용 보드의 구성을 나타낸 블록도.Figure 4 is a block diagram showing the configuration of the image processing board of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 카메라 12 : 버스제어용 DSP 보드11 camera 12 DSP board for bus control

14 : 호스트 15∼15n : 화상처리용 DSP 보드14: Host 15-15n: DSP board for image processing

22,27,28,29,31,33,35,36 : 멀티플렉서 26,34 : 프레임 메모리22,27,28,29,31,33,35,36: Multiplexer 26,34: Frame Memory

본 고안은 고속의 화상처리를 위한 멀티 프로세싱 시스템에 관한 것으로, 특히 시스템의 처리속도가 향상되면서 입력영상에 대한 실시간 처리가 가능하도록 한 고속의 화상처리를 위한 멀티 프로세싱 시스템에 관한 것이다.The present invention relates to a multi-processing system for high-speed image processing, and more particularly to a multi-processing system for high-speed image processing to enable real-time processing of the input image while improving the processing speed of the system.

일반적으로, 화성처리 시스템은 카메라로부터 입력되는 영상신호에 대해 상태제어를 수행하면서 모니터를 통해 화상으로 표현하도록 한 것임은 이미 주지된 사실이다.In general, it is well known that the chemical conversion processing system expresses an image through a monitor while performing state control on an image signal input from a camera.

그리고 입력되는 영상신호의 상태제어를 비롯한 주변상태를 효율적으로 제어하기 위하여 마이크로 프로세서를 많이 이용하고 있는 추세이다.In order to efficiently control the surrounding conditions including the state control of the input image signal, there is a tendency to use a lot of microprocessors.

종래에는 카메라(Ⅰ)로부터의 영상신호를 프레임 그래버(Frame Grabber)(2)에 의해 연속되는 디지트 타임 슬롯의 집합형태로 입력받고, 호스트(Host)(3)의 제어를 받으면서 화상처리용 DSP(Digital Signal Processing)(4)에서 영상데이타의 처리가 이루어지도록 한 후 다시 프레임 그래버(2)를 경유하여 모니터(5)를 통해 화상을 볼 수 있도록 하였었다.Conventionally, a video signal from a camera I is input in the form of a set of digit time slots consecutively by a frame grabber 2, and under the control of a host 3, a DSP for image processing ( In the Digital Signal Processing (4), the image data is processed, and then the image can be viewed through the monitor (5) via the frame grabber (2).

그러나 상기와 같은 종래의 화상처리 시스템에 의하여서는 하나의 화상처리용 DSP(4)에서 모든 영상 데이타를 처리하면서 주변의 상태를 제어하도록 하였으므로 고속으로 처리할 수 없는 단점이 없는 단점이 있었다.However, according to the conventional image processing system as described above, one image processing DSP 4 is configured to control the surrounding state while processing all the image data, so there is no disadvantage in that it cannot be processed at high speed.

이에 따라 본 고안은 입력 영상의 실시간 처리가 가능하도록 한 고속의 화상처리를 위한 멀치 프로세싱 시스템을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a mulch processing system for high speed image processing that enables real-time processing of an input image.

이를 위하여 본 고안은 하나의 호스트에 의해 획일적인 운영이 이루어지도록 하면서 최대 9개까지의 DSP를 사용하되, 하나는 영상 표시 및 각종 상태 제어를 위해 사용하는 동시에 다른 8개까지의 DSP는 화면의 일부분씩을 분담하거나 하나씩의 화면을 각각 독립적으로 분할처리하도록 함으로써 시스템의 처리속도가 향상되어 입력영상에 대한 실시간 처리가 가능해 지도록 한 것이다.To this end, the present invention uses up to nine DSPs to ensure uniform operation by one host, one for video display and various status control, and the other up to eight DSPs are part of the screen. By dividing minute by minute or by splitting each screen independently, the processing speed of the system is improved to enable real-time processing of the input image.

이하 본 고안을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

카메라(11)로부터 영상 데이타를 입력받는 버스 제어용 DSP(12)에서는 DPR(Dual Port RAM)(13)을 통해 포스트(HOST)(14)와 인터럽트 방식에 의해 정보를 주고 받으면서 화상처리용 DSP보드(15) … (15n)에 비젼버스를 경유하여 전달하는 동시에 모니터(17)를 통해 화상을 표시하고, 상기 화상처리용 DSP보드(15)∼(15n)들로 각각의 DPR(16)∼(16n)을 통해 상기 호스트(14)와 정보를 주고 받도록 한 것이다.In the bus control DSP 12 which receives image data from the camera 11, the DSP board for image processing (DSP) via the dual port RAM (DPR) 13 exchanges information with the post (HOST) 14 by an interrupt method ( 15)…. The image is displayed on the monitor 17 at the same time as it is transmitted via the vision bus to the 15n, and the respective DSP boards 15 to 15n are used for the respective DPRs 16 to 16n. Information is exchanged with the host 14.

그리고 버스 제어용 DSP 보드(12)는 제3도에 상세히 도시한 것과 같이 카메라로부터 입력되는 영상데이타는 A/D 변환기(21)를 경유하는 중에 R, G, B의 아날로그 신호가 R, G, B의 디지털 신호로 변환되어 각각 LUT(Look Up Table)(22)(22a)(22b)를 거쳐서 3:1 멀티플렉서(23)에 데이타(12)로 전달되고, DPR(13)을 통해 호스트(14)와 정보를 주고받는 DSP(24)의 데이타(Ⅱ)가 입/출력되면서 2:1 멀티플렉서(25)로 부터의 데이타(13)도 입/출력되는 상기 3:1 멀티플렉서(23)에서는 프레임 메모리(26)의 R, G, B 저장영역에 저장하거나 읽어내도록 하며, 어드레스 버스와 고속 어드레스 발생기의 출력이 동시에 입력되는 2:1 멀티플렉서(27)의 출력이 비젼 어드레스 버스 Ⅱ의 값으로 입력되면서 DSP(24)의 어드레스 버스 및 비젼 어드레스 버스 Ⅰ의 어드레스 신호를 입력받는 3:1 멀티플렉서(28)에서는 상기 프레임메모리(28)의 데이타 저장장소를 선택지정하도록 하는 한편, DSP의 데이타 버스에도 연결된 상기 2:1 멀티플렉서(25)는 고속처리용 비젼 데이타 버스 Ⅱ에 연결되고, 비젼데이타버스 Ⅰ로도 출력되는 상기 LUT(22)(22a)(22b)의 데이타(12)는 D/A 변환기(29)를 경유하는 중에 아날로그 신호로 바뀌어 모니터(17)를 통해 화상으로 표시되도록 한 것이다.In the bus control DSP board 12, as shown in detail in FIG. 3, the image data input from the camera passes through the A / D converter 21 while the analog signals of R, G, and B are R, G, and B. The digital signal is converted into a digital signal, and passed to the 3: 1 multiplexer 23 as the data 12 through the look up table (LUT) 22, 22a and 22b, respectively, and the host 14 through the DPR 13. In the 3: 1 multiplexer 23 in which the data (II) of the DSP 24 which exchanges information with the I / O is input / output and the data 13 from the 2: 1 multiplexer 25 is also input / output, the frame memory ( 26) are stored in or read from the R, G, and B storage areas, and the output of the 2: 1 multiplexer 27 into which the address bus and the output of the high speed address generator are simultaneously input is input as the value of the vision address bus II. In the 3: 1 multiplexer 28, which receives the address signals of the address bus and vision address bus I of FIG. Selects a data storage location of the frame memory 28, while the 2: 1 multiplexer 25, which is also connected to the DSP data bus, is connected to the vision data bus II for high-speed processing and is also output to the vision data bus I. The data 12 of the LUTs 22, 22a and 22b are converted into analog signals during the D / A converter 29 and displayed on the monitor 17 as an image.

또한, 화상제어용 DSP보드(15)∼(15b)는 모두 제4도에 상세히 도시한 것과 같이 버전 데이타 버스 Ⅰ을 통해 영상 데이타를 입력받는 3:1 멀티플렉서(31)는 DPR(16)을 통해 토스트(14)와 정보를 주고 받는 DSP(32)의 데이타(Ⅱ)를 입/출력 받는 동시에 2:1 멀티플렉서(33)와 데이타(13)를 입출력 받으면서 프레임메모리(34)의 R, G, B 저장 영역에 저장하거나 읽어내도록 하고, DSP의 어드레스 버스와 고속어드레스 발생기의 출력이 동시에 입력되는 2:1 멀티플렉서(35)의 출력이 비젼 어드레스 버스Ⅱ의 값으로 입력되면서 DSP(32)의 어드레스 버스 및 비젼 어드레스 버스 Ⅰ의 어드레스 신호를 입력받는 3:1 멀티플렉서(36)에서는 상기 프레임 메모리(34)의 데이타 저장장소를 선택지정하도록 하는 한편, 상기 DSP의 데이타 버스에도 연결된 상기 2:1 멀티플렉서(33)은 고속처리용 비전 데이타버스 Ⅱ에 연결한 것이다.Also, as shown in detail in FIG. 4, the DSP boards 15 to 15b for image control all receive the image data via the version data bus I, and the 3: 1 multiplexer 31 toasts through the DPR 16. Data (II) of DSP 32 which exchanges information with 14 is input / output and R, G, B of frame memory 34 is stored while receiving 2: 1 multiplexer 33 and data 13 The output of the 2: 1 multiplexer 35, which is to be stored or read in the area, and the address bus of the DSP and the output of the high speed address generator are simultaneously input, is input as the value of the vision address bus II, and the address bus and vision of the DSP 32 The 3: 1 multiplexer 36, which receives the address signal of the address bus I, selects a data storage location of the frame memory 34, while the 2: 1 multiplexer 33 connected to the data bus of the DSP High speed processing ratio It is connected to a data bus Ⅱ.

이와같이 구성된 본 고안의 고속의 화상처리를 위한 멀티 프로세싱 시스템의 동작과정을 설명하면 다음과 같다.Referring to the operation of the multi-processing system for high-speed image processing of the present invention configured as described above are as follows.

먼저 카메라(11)로부터 영상 데이타를 입력받는 경우에는, 버스제어용 DSP보드(12)의 3:1 멀티슬렉서(23)(28)를 인에이블 시키면서 카메라(11)로부터 입력되는 영상신호의 R, G, B의 아날로그 신호가 A/D 변환기(21)와 LUT(22)∼(22b)를 경유한 후 3:1 멀티플렉서(23)를 거쳐 프레임메모리(26)에 저장되는 동시에 D/A 변환기(29)를 거쳐 모니터(17)에 화상으로 표시되도록 한다.First, when the video data is input from the camera 11, R of the video signal input from the camera 11 while enabling the 3: 1 multiplexer 23, 28 of the DSP board 12 for bus control, The analog signals of G and B are stored in the frame memory 26 via the 3: 1 multiplexer 23 after passing through the A / D converter 21 and the LUTs 22 to 22b. 29 to display on the monitor 17 as an image.

그리고 화상처리용 DSP보드(15)∼(15n)중에서 상기의 영상데이타가 필요한 경우에는 3:1 멀티플렉서(31)(36)을 인에이블 시키면서 비젼 데이타 버스Ⅰ을 통해 출력되는 8비트의 디지털화된 데이타 신호를 동시에 입력 받으면서 저장할 수 있다.When the above image data is required among the DSP boards 15 to 15n for image processing, 8-bit digitized data outputted through the vision data bus I while enabling the 3: 1 multiplexers 31 and 36. It can receive and store signals simultaneously.

다음에 프레임 메모리의 영상데이타를 모니터로 출력하는 경우에는 버스 제어용 DSP보드(12)의 LUT(22)∼(22b)를 디스에이블 시키고 출력하고자 하는 DSP보드(12)(15)∼(15n)의 3:1 멀티플렉서(23),(31)를 비젼데이타 버스Ⅰ를 출력하도록 선택하면서 3:1 멀티플렉서(28)(36)는 비젼어드레스 버스Ⅰ을 선택하도록 한다.Next, when outputting the image data of the frame memory to the monitor, the LUTs 22 to 22b of the bus control DSP board 12 are disabled and the DSP boards 12, 15 to 15n to be outputted. The 3: 1 multiplexers 28 and 36 select the vision address bus I while selecting the 3: 1 multiplexers 23 and 31 to output the vision data bus I.

그러므로 프레임 메모리(26)(34)에 저장되었던 영상데이타가 비젼 데이타 버스Ⅰ에 출력되면 D/A 변환기(29)를 통해 모니터(17)로 출력한다.Therefore, when the image data stored in the frame memories 26 and 34 are output to the vision data bus I, they are output to the monitor 17 through the D / A converter 29.

이때에도 상기의 영상데이타가 필요한 DSP보드(12),(15∼(15n))에서는 3:1 멀티플렉서(23,31), (28,30)을 선택하여 인에이블시켜 비젼데이타버스Ⅰ을 통해 영상데이타를 입력받도록 한다.In this case, the DSP boards 12 and 15 to 15n that require the image data are selected and enabled by selecting 3: 1 multiplexers 23 and 31 and 28 and 30, respectively. Allow data to be input.

그리고, DSP보드(12)(15)∼(15n)중 한 보드에서, 다른 DSP 보드로 영상 및 화상 처리된 결과 데이타를 고속으로 보낼 경우를 버스 제어용 보드(12)에서 화상처리용 DSP보드(15)로 출력하는 예를 들어 설명하면 3:1 멀티플렉서(23)을 데이타 신호(13)로의 출력모드로 선택하면서, 2:1의 멀티플렉서(25)는 상기 3:1 멀티플렉서(23)의 출력을 입력으로 선택하고, 2:1 멀티플렉서(27)는 고속 어드레스 발생기의 출력을 입력으로 선택하도록 한다.Then, when one of the DSP boards 12 (15) to (15n) sends image and image-processed result data to another DSP board at high speed, the bus control board 12 uses the DSP board for image processing (15). For example, the 3: 1 multiplexer 25 inputs the output of the 3: 1 multiplexer 23 while the 3: 1 multiplexer 23 is selected as an output mode to the data signal 13. And the 2: 1 multiplexer 27 selects the output of the high speed address generator as the input.

화상 처리용 DSP 보드(16)에서는 2:1 멀티플렉서(33)를 비젼 데이타 버스 Ⅱ를 입력으로 선택하면서 3:1 멀티플렉서 상기 2:1 멀티플렉서(33)의 출력인 데이타신호(13)를 입력으로 선택하는 동시에 2:1 멀티플렉서(35)는 디스에이블 3:1 멀티플렉서(36)는 비전 어드레스 버스 Ⅱ를 선택하도록 한다.In the DSP board 16 for image processing, a 2: 1 multiplexer 33 selects a vision data bus II as an input while a 3: 1 multiplexer selects a data signal 13 which is an output of the 2: 1 multiplexer 33 as an input. At the same time, the 2: 1 multiplexer 35 disables the 3: 1 multiplexer 36 to select the vision address bus II.

그러므로 프레임 메모리(26)에서 고속 어드레스 발생기의 출력에 따른 고속으로 두 멀티플렉서(23),(25)를 거쳐 출력되는 영상 데이타가 비젼 데이타버스 Ⅱ를 통해 두 멀티플렉서(33),(31)를 통해 비젼어드레스 버스Ⅱ에 의해 지정된 프레임 메모리(34)의 저장영역에 저장된다.Therefore, the image data output through the two multiplexers 23 and 25 at high speed according to the output of the high speed address generator in the frame memory 26 is visioned through the two multiplexers 33 and 31 through the vision data bus II. It is stored in the storage area of the frame memory 34 designated by the address bus II.

그리고 전송이 완료된 후 호스트(14)에서 모든 DSP 보드(12)(15)∼(15n)에 인터럽트를 발생시켜 다음의 처리 동작을 수행할 수 있도록 한다. 한편, 화상처리용 DSP 보드(15)에서 버스제어용 DSP 보드(12)의 프레임 메모리(26)를 엑세스하는 것과 같이 다른 보드의 프레임 메모리를 엑세스할 경우에는, 화상처리용 DSP 보드(15)의 2:1 멀티플렉서(35)는 인에이블시키면서 2:1 멀티플렉서(33)는 DSP 데이타버스를 선택하여 비젼 데이타 버스 Ⅱ에 화상처리용 DSP(15)의 어드레스 버스 및 데이타 버스가 연결되도록 하고 버스 제어용 DSP 보드(12)에서는 3:1 멀티플렉서(23),(28) 및 2:1 멀티플렉서(27),(29)를 각각 데이타신호(I3)를 출력으로 선택 비젼어드레스 버스Ⅱ를 선택, 디스에이블 및 데이타 신호(I3)를 입력으로 선택하도록 하면 프레임 메모리(26)에 저장된 영상데이타가 멀티플렉서(23),(25)를 거쳐서 비젼 데이타버스Ⅱ를 통해 화상처리용 DSP(15)에서 엑세스하게 된다.After the transfer is completed, the host 14 generates an interrupt to all the DSP boards 12, 15, and 15n to perform the following processing operations. On the other hand, when accessing the frame memory of another board, such as accessing the frame memory 26 of the bus control DSP board 12 from the image processing DSP board 15, two of the image processing DSP boards 15 The: 1 multiplexer 35 is enabled, while the 2: 1 multiplexer 33 selects the DSP data bus so that the address bus and data bus of the image processing DSP 15 are connected to the vision data bus II, and the DSP board for bus control. In (12), 3: 1 multiplexer (23), (28) and 2: 1 multiplexer (27), (29) are selected to output data signal (I3), respectively. Vision address bus II is selected, disabled, and data signal. By selecting (I3) as an input, the image data stored in the frame memory 26 is accessed by the image processing DSP 15 via the vision data bus II via the multiplexers 23 and 25.

따라서 본 고안의 고속의 화상처리를 위한 멀티프로세싱 시스템에 의하여서는 멀티 DSP를 사용하고 버스구조도 다양하므로 고속의 통신이 가능함은 물론, 화면을 분할하거나 각각 하나씩의 화면에 대해서만 처리할 수 있으므로 처리속도가 8배까지 개선할 수 있는 것이다.Therefore, the multi-processing system for high-speed image processing of the present invention uses multiple DSPs and various bus structures, so that high-speed communication is possible, and the screen can be divided or processed only for one screen each. Can be improved up to 8 times.

Claims

In the multi-processing system for high-speed image processing, a bus control DSP board 12 for controlling a state while receiving image data from a camera 11 and displaying an image through a monitor 17, and the bus control DSP board DPRs of a plurality of image processing DSP boards 15 to 15n, which are connected to the 12 through a vision bus to store or output image data, and the DSP boards 12 and 15n described above. (13) A multi-processing system for high-speed image processing, comprising: hosts (14) which exchange information in an interrupt manner via (16) to (16n).

2. The DSP board 12 for bus control according to claim 1, wherein the video signal from the camera 11 is input through the A / D converter 21 and the LUTs 22 to 22b. To input / output data to the D / A converter 29 and the vision data bus I connected to the monitor 17, and the output of the 2: 1 multiplexer 27 to which the address bus and the high speed address generator are simultaneously input. The output of the 3: 1 multiplexer 28, which is input through the vision address bus II and inputs the internal address bus and the vision address bus I, sends an address signal to the frame memory 26 that exchanges image data with the multiplexer 23. High speed image processing, comprising: a 2: 1 multiplexer 25 connected to a DSP internal data bus, connected to a vision data bus II while transmitting and receiving a data signal I3 to and from the multiplexer 23. for Multiprocessing System.

2. The 3: 1 multiplexer according to claim 1, wherein the DSP boards 15 to 15n for image processing both exchange data signals I3 with a 2: 1 multiplexer 33 connected to the vision data bus II and the internal data bus. The input / output of the image data and the vision data bus I and the frame memory 34 are performed by the 31, and the output of the 2: 1 multiplexer 35 into which the output of the internal address bus and the high speed address generator is input is inputted to the vision address. The 3: 1 multiplexer 36, which is input via the bus II and connected to the internal address bus and the vision address bus I, outputs an address signal to the frame memory 34. The multiprocessing system for high-speed image processing .