KR0129127B1 - 반도체 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 장치

제1도는 폴리실리콘의 불순물 농도와 비저항의 관계를 도시한 그래프.

제2도는 대표적인 메모리셀의 회로도.

제3도는 본 발명의 효과를 설명하기 위한 그래프 1실시예를 도시한 도면.

제4도(a)~(c)는 본 발명의 1 실시예를 도시한 도면.

제5도~제8도는 각각 본 발명의 다른 실시예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

RMC : 부하저항 SBD : 쇼트키장벽 다이오드

Q_{IR :}리드트랜지스터 Q_IST: 유지트랜지스터

1 : si 기판 2 : SiO₂막

3,5 : Si₃N₄막 4 : 폴리실리콘막(저항)

6 : 접속구멍 7 : 콘택트부

본 발명은 반도체장치에 관한 것으로, 상세하게는 소정 범위의 저항값을 갖는 다결정실리콘(이하 폴리실리콘이라 한다)저항을 마련한 반도체장치에 관한 것이다.

반도체집적회로장치에 사용되는 저항은 기생 용량의 저감과 고집적화를 도모하기 위해 분리영역에 형성하는 것이 일반적이다. 상기 저항은 통상 폴리실리콘막을 사용해서 형성되어 있지만 종래는 수 KΩ이하의 저저항 또는 수 10GΩ 정도 이상의 초고저항으로서 사용되고 있었다.

전자에 대해서는, 예를 들면 Solid-State Electronics, Vol. 20(1977년 발행), p.883~889에서 거론되어 있다.후자에 대해서는, 예를 들면 Techical Digest of IEDM(1986년 발행), p 300~303에서 거론되어 있다.

그러나,SRAM(Static Random Access Memory)의 저항은 약 40KΩ~800KΩ의 저항값을 갖는 것이 필요하지만 폴리실리콘막을 사용한 저항은 같이 수 KΩ 이하의 저저항 또는 수 100GΩ이상의 초고저항으로서 사용되고, 40KΩ

800KΩ의 저항값을 갖는 저항을 폴리실리콘막에 의해 형성하는 데는 몇개의 문제가 있었다.

즉, 저항값이 40KΩ~800KΩ이 저항을 폴리실리콘막으로 형성하기 위해서는 (1) 저항을 형성하기 위한 프로세스로 안정하고,바라는 저항값이 고정밀도로 얻어지는 것, (2) 저항의 소요면적이 작은 것, (3)얻어진 저항의 신뢰성이 매우 높은 것등이 필요하다.

본 발명의 목적은 상기한 문제점은 해결하고,저항값이 40KΩ~800KΩ인 저항을 폴리실리콘막에 의해 고정밀도로 형성하는 것이다.

본 발명의 다른 목적은 저항값이 40KΩ~800KΩ에서 신뢰성이 매우 높고, 동시에 소요면적이 작은 저항을 마련한 반도체장치를 제공하는 것이다.

상기 목적을 달성하기 위해 본 발명은 소정의 비저항을 갖는 폴리실리콘막을 사용해서 저항을 구성한 것이다.

제1도는 폴리실리콘의 비저항과 도핑된 불순물농도의 관계를 도시한 그래프이다. 제 1 도에서 명백한 바와 같이 비저항과 불순물농도의 관계는 3개의 영역,Ⅰ, Ⅱ, Ⅲ으로 분할할 수 있다. 영역 I은 직선(11)에서 명백한 바와 같이 불순물 농도가 1자리수 변동하면 그것에 의해 비저항은 5자리수 변동하여 소정의 저항값에 높은 정밀도로 제어하는 것은 곤란하다. 그것에 대하여 영역 Ⅱ, Ⅲ에서는 직선(12),(13)에서 명백한 바와 같이 불순물농도의 변동에 의해 비저항의 변동이 상기영역 I보다 대단히 작고, 불순물 농도가 1자리수 변동해도 그것에 의한 비저항의 변동은 1자리수에 불과하다.

그러나 영역 Ⅱ는 비저항이 매우 크므로 상기 40KΩ~800KΩ의 저항을 형성하는 것은 곤란하고, 본 발명의 목적에 가장 적합한 것은 영역 Ⅲ뿐이다.

또, 제1도는 불순물로서 붕소를 사용해서 얻어진 결과이지만, 비소, 인을 사용해도 거의 같은 결과가 얻어졌다.

이와 같은 폴리실리콘막에 의해 형성된 저항의 폭치수를 w로 하고,그 길이치수를 ℓ로 한다. ℓ/w는 10정도로 하는 것이 바람직하다. 이때 저항과 다른 소자의 절연영역, 더 나아가서는 저항과 다른 소자로의 접속영역까지를 고려한 경우에는 저항의 전유면적은 w×ℓ의 약 3배로 하는 것이 바람직하다. 그리고 상기 저항을 갖는 메모리 LSI회로에 있어서 허용되는 저항전유면적이 메모리셀면적의 1/10보다 크게되는 것은 바람직하지 않다.

제2도는 전형적인 메모리셀회로도이다. 제2도에서 RMC는 부하저항, SBD는 쇼트키장벽 다이오드, Q_IR은 리드트랜지스터, Q_IST는 유지트랜지스터를 각각 나타낸다.이 메모리셀의 현재의 셀면적은 약 500㎛²이다. 따라서 허용되는 저항 RMC의 전유면적은 50㎛²로 되지만 제2도에서 명백한 바와 같이 통상적으로 1개의 메모리셀내에 2개의 저항을 갖는다. 이것으로 최종적으로 1개의 저항면적은 25㎛²이하인 것이 필요하게 된다. 이와 같은 조건에서 폴리실리콘막으로 형성된 저항 RMC의 폭 W는 0.8㎛이하인 것이 필요하다.

제3도에서 곡선 C, D, E는 저항값의 변동이 각각 5%, 0.5% 및 0% 발생할때의 전류밀도와 비저항의 관계를 나타낸다. 전류밀도가 10⁶A/㎠의 영역F는 폴리실리콘막의 저항이 파괴된 영역으로서, 통전할 수 있는 최대의 전류밀도는 10⁶A/㎠ 인 것을 나타내고 있다.곡선 C는 15초간의 통전에 의해 5%의 저항값 변동이 발생하는 경우이고, 비저항이 0.1Ωcm 이상이면 단시간내에 변동이 발생하므로 비저항을 상기의 경우와 마찬가지로 0.1Ωcm 이하로 하는 것이 바람직한 것은 명백하다.

곡선 D 및 E는 각각 60분간 통전했을 때의 저항값 변동이 각각 0.5% 및 0%인 경우의 특성을 나타낸다. 이 경우에도 마찬가지로 비저항이 0.1Ωcm 이하로 하면 전류밀도는 거의 일정하게 되어 매우 바람직한 것이 인정되었다. 60분간 통전에 의한 저항값의 변동은 실용상 1% 이하로 하는 것이 바람직하지만, 상기 저항값의 변동이 1%일 때는 마찬가지로 비저항이 0.1Ωcm 이하일 때의 전류밀도가 거의 일정하게 되고, 그 값은 약 5×10⁵A/cm²이었다.저항값의 변동이 0%인 경우는 매우 바람직하지만, 그 경우의 저항값이 0.1Ωcm 이하에서 전류밀도는 약 1×10⁵A/cm²이었다. 즉, 실용상 바람직한 전류밀도의 상한은 약 5×10⁵A/cm²이고, 약 1×10⁵A/cm²이하로 하면 매우 바람직한 결과가 얻어진다.

메모리 LSI회로에서 사용되는 저항값이 40㏀~800㏀인 폴리실리콘 저항에 흐르는 전류는 저항값이 40㏀일때 최대로 약 50μA이다. 저항값이 100㏀일때는 20μA, 200㏀일때는 10μA이다. 따라서 전류밀도가 5×10⁵A/㎠ 을 넘지 않기 위해서 폴리실리콘 저항의 단면적은 저항값이 40KΩ일때 1×10^-10㎠ , 100㏀일때 4×10^-11㎠ 200㏀일때 2×10^-11㎠ 이상으로 각각 할 필요가 있다.

폴리실리콘 저항의 두께의 하한은 폭의 하한이 상기한 바와 같이 0.8㎛이므로, 저항값이 40㏀일때에는 폴리실리콘 저항의 면적을 1×10^-10㎠ 이상으로 하기 위해서 125Å이상으로, 100㏀일 때에는 상기 면적을 4×10^-11㎠ 이상으로 하기 위해서 50Å 이상으로, 200㏀일 때는 상기 면적을 2×10^-11㎠ 이상으로 하기 위해서 25Å이상으로 각각할 필요가 있다. 또한, w가 극도로 작게 되면 가공의 불안정에 의해 저항값이 변동하므로, w는 0.1㎛ 이상으로 하는 것을 피하는 것이 좋다.

또, 폴리실리콘 저항의 비저항은 상기한 바와 같이 0.1Ωcm 이하이므로, 폴리실리콘 저항의 시트저항은 상기 두께에서 자동적으로 결정된다. 여기서 목적으로 하는 저항값이 40KΩ~800KΩ이고, ℓ/w가 약 10이므로, 이들의 값에 의해 바람직한 시트저항값은 결정된다. 따라서 이 저항의 두게의 상한값은 저항값이 40㏀일때 2500Å로 된다. 또, 상기 저항값이 100㏀ 일때의 상기 두께의 상한값은 1000Å, 200KΩ일때에는 500Å로 된다.

ℓ/w=이므로 폴리실리콘 저항의 단면적의 상한값은 저항값이 40KΩ 이상일때 2×10^-9cm²이하,저항값이 100KΩ이상일때 8×10^-10cm²이하,저항값이 200KΩ 이상일때 4×10^-10cm²이하로 각각 된다.그러나 이 값은 ℓ/w의 값이 10이외일때 이들의 값과는 다르게 된다.

폴리실리콘 저항의 신뢰성에 관해서는 상기 전류밀도 이외에 전계에 대해서도 고려하지 않으면 안된다. 이 문제에 관해서 검토한 결과 폴리실리콘막의 양단에 인가되는 전압 v(v)와 폴리실리콘막의 길이 ℓ(㎛)의 비, 즉 v/ℓ을 0.4v/㎛ 이하로 제어하는 것에 의해 저항의 선형성을 양호하게 유지할 수 있는 것을 알 수 있었다. 현행 LSI의 전원전압은 5.2v이고, 장래에도 이것이 상승하는 일은 없다고 예상되고 있다. 그러나 실제로 폴리실리콘 저항의 양단에 인가되는 전압은 통상적으로는 0.4v, 최대라도 2.0v 정도이다. 따라서 v/ℓ을 0.4v 이하로 유지해서 선형성을 양호하게 하기 위해서는 폴리실리콘 저항의 길이 ℓ을 5.0㎛ 이상으로 하면 된다.

상기 설명에서 명백한 바와 같이 본 발명에 의하면 폴리실리콘막의 비저항을 0.1Ωcm 이하로 하는 것에 의해서 LSI를 제조할때에 발생하는 프로세스의 불안정에 따른 저항값의 변동이 매우 낮은 값으로 제어되어 특성이 안정된 저항이 형성된다.

또, 저항의 전류밀도가 저항값의 큰 변동을 일으키지 않는 값, 즉 5×10⁵cm²이하로 되도록 저항의 단면적, 두께 및 폭이 정해져 있으므로 매우 높은 신뢰성이 실현된다.

저항의 전유면적은 LSI회로를 구성하는 트랜지스터등 다른 소자에 대해서 과대하게 되지 않도록 저감되어 있으므로 메모리셀등의 미세화에 방해되지 않는다.

그리고 전계강도도 0.4v/㎛ 이하이므로 저항의 선형성은 매우 높게 유지된다.

(실시예 1)

제4도(a)는 본 발명의 1실시예를 도시한 세로단면도이다. Si기판(1)상에 SiO₂막(2)를 거쳐서 Si₃N₄막(3)을 형성하고, 그위에 붕소로 7×10¹⁸㎝^-3도핑한 두께 500Å의 폴리실리콘막(4) 및 Si₃N₄막(5)을 형성해서 제4도(a)에 도시한 바와같이 폴리실리콘막(4)를 2매의 Si₃N₄막(3),(5)로 샌드위치한 형상으로 둘러싼 구조로 하였다. Si₃N₄막(5)의 열린 구멍(6)은 이 저항(4)를 다른 소자에 접속하기 위한 구멍이다.

제4도(b)는 본 실시예의 평면도이다. 저항(4)의 폭 w는 0.8㎛, 전체길이 ℓ는 10.4㎛로 하였다. 콘택트부(7)을 제외하고 저항으로서 작용하는 길이 ℓ'는 7㎛이다.단,저항(4)를 형성한 후의 공정에서 열린 구멍(6)을 통해서 침입하는 불순물의 영향에 의해 콘택트부(7) 근방에는 저항값이 저하하므로 실질적으로 저항으로서 작용하는 부분의 길이 ℓ은 5㎛이다. 따라서 ℓ/w=6.3으로 된다. 붕소가 농도 1×10^-19cm^-3도핑되어 있는 것에 의해 제1도에서 알 수 있는 바와 같이 폴리실리콘 저항(4)의 비저항은 0.32Ω㎝로 되었다. 파선(B)로 표시한 전유면적을 0.8㎛×10.4㎛×3으로 25.0㎛²이다. 그러나 1점쇄선 A로 표시한 실질전유면적은 16.8㎛²이다. 폴리실리콘 저항(4)의 단면적 S는 0.8㎛×500Å로 4.0×10^-10㎝^-2이다. 따라서 50uA가 통전되어도 전류밀도는 1.3×10⁵A/cm²로 억제되었다.

본 실시예에 도시한 저항(4)는 높은 신뢰성을 가지며 전유면적도 작고, 또 소정의 저항값은 높은 정밀도로 형성할 수 있었다. 또한 본실시예에서의 저항의 저항값은 (p×ℓ)/(t×w)에서 명백한 바와 같이 40.3KΩ이었다.

또, 제4도(c)는 본 실시예의 저항의 폭방향의 단면도이다. v/ℓ은 2v/5㎛로 0.4v/㎛가 확보되었다.

(실시예 2)

실시예 1에 있어서, 상기 비저항 ρ=0.1Ωcm로 하였다. 20㎂의 전류가 통점되어도 폴리실리콘 저항(4)의 전류밀도 J는 5.0×10⁴A/cm²으로 억제하였다. 폴리실리콘 저항(4)의 저항값의 측정값은 126KΩ이었다. 실시예 1에는 전류밀도 J는 제한값의 한도이었던 것에 대해 본 실시예 2에서는 J=5.0×10⁴A/cm²로서 신뢰성이 더욱 향상하였다.

(실시예 3)

제5도는 본 발명의 제3의 실시예를 도시한 평면도이다. 본 실시예의 특징은 ℓ=16㎛의 폴리실리콘 저항(21)이 폭 w의 라인앤드스페이스로 형성되어 있는 점이다. 본 실시예에 있어서, w=0.5㎛이고, 파선B로 둘러싸인 저항용의 전유면적은 25㎛², 저항영역의 면적은 1점쇄선 A로 둘러싸인 약 21㎛²이었다. 또한 부호(21)이 저항체를 이루는 영역, (22)가 다른 소자로의 접속장소를 각각 나타낸다. 폴리실리콘 저항(21)이 비저항 Ρ는 0.033Ωcm, 두께는 t는 500Å이다.ℓ/w는 실질적으로 32가 확보되고,이것에 의해 얻어진 저항값을 211KΩ이었다. 폴리실리콘 저항(21)의 단면적은 2.5×¹⁰cm²이고,10㎂의 통점시에도 전류밀도 J는 4.0×10⁴A/cm²이었다. 또, v/ℓ은 0.125v/㎛이었다. 이들의 값은 모두 충분히 만족할 수 있는 값으로서 메모리등의 저항으로서 충분히 사용할 수 있는 것이다.

(실시예 4)

제6도는 본 발명의 제4의 실시예를 도시한 평면도이다. 본 실시예는 제5도에 도시한 상기 제3의 실시예와 동일 저항유면적 B내에 저항(31)이 배치되는 부분 A의 면적을 미세화에 의해 축소하고, 다른 소자로의 접속영역(32)의 면적을 상기 축소한 분만큼 크게한 예이다. 즉, 본 실시예에서 폴리실리콘 저항(31)의 폭 w는 0.25㎛로서 같은 폭 w의 스페이스로 형성하였다.본 실시예에서 폴리실리콘막의 두께는 500Å, ℓ/w비는 64,ℓ은 16㎛로 하였다. 비저항 Ρ를 0.064Ωcm로 하고 저항값 820KΩ을 실현하였다.

(실시예 5)

제7도는 본 발명의 제5의 실시예를 도시한 평면도이다. 본 실시예는 제6도에 도시한 제4의 실시예와 동일한 폭 w와 스페이스 w(w=0.25㎛)로서, 소요면적을 더욱 작게 한 것이다. 본 실시예의 경우 B의 전유면적은 19㎛²이고, 저항부분 A의 면적은 8.9㎛²이다. 그러나 ℓ/w비는 52, ℓ=13㎛가 확보되어 있다. 즉 실시예 4에 비하면 소요면적이 24% 저감되고, 실시예 4와 거의 같은 675KΩ이 얻어졌다.

다음에 본 실시예에 도시한 저항의 제조공정의 1예를 설명한다.

제4도(a)에 도시한 바와 같이 Si 기판(1)의 표면을 열산화법에 의해 산화해서 두께 4000Å의 SiO₂막(2)를 형성한다. 다음에 SiH₂Cl₂, NH₃을 소스로서 사용한 CVD법에 의해 Si₃N₄막(3)을 780℃에서 두께 500Å 형성하고, 이어서 525℃에서 Si₂H₆을 소스로 하는 CVD법에 의해 두께 500Å의 폴리실리콘막(4)을 형성한다. 포토레지스트를 전면에 도포하여 주지된 노출 및 현상을 행해서 포토레지스트막으로 되는 마스크를 형성한 후 공지된 드라이에칭법에 의해 상기 폴리실리콘막(4)의 불필요한 부분을 제거해서 저항을 형성한다. 이후 CVD법에 의해 Si₃H₄막(5)를 형성하여 불필요한 부분(6)을 에칭제거한다.

또한 상기한 바와 같이 폴리실리콘막의 형성율 525℃와 같은 저온도에서 행하는 것은 이와 같은 낮은 온도에서 폴리실리콘막을 비정질형상으로 형성할 수 있게 되어 형성막두께의 제어성이 향상되는 것이 제1의 이유이다. 계속해서 700℃ 정도의 어닐공정을 통과시키는 것에 의해 폴리실리콘의 입자를 성장시켜 수 ㎛에도 도달할 수 있는 거대한 입자크기로 할 수 있고, 이것에 의해 폴리실리콘이 갖는 결정입자경계를 갖는 결함이 완화된다는 것이 제2의 이유이다.

그런데 소스가스인 Si₂H₆에는 특별한 의미는 없다. 소스가스를 SiH₄로 한 경우에도 형성온도를 통상적인 625℃에서 525℃정도까지 저온화하는 것으로 목적을 달성할 수 있다.

(실시예 6)

제8도는 본 발명의 폴리실리콘 저항을 트랜지스터와 조합해서 LSI를 형성한 1예를 도시한 것이다.

p형 반도체장치(50)의 소정영역(51)에 Sb를 열확산법으로 도핑하고,잉서 에피택셜층을 형성하고, 그리고 에피태셜층의 국소영역(52),(53)을 볼록형으로 남겨서 다른 것으로 에칭제거한다. 이어서 주지된 수단을 사용해서 오목한 부분에는 두꺼운 SiO₂막(54)를, 상기 볼록부의 측벽에는 얇은 SiO₂막(55)를 형성한다. 그런후에 실시예 5에서 기술한 폴리실리콘 저항형성의 공정에 따라 Si₃N₄막(56), 폴리실리콘막(57), Si₃N₄막(58)을 형성하고, Si₃N₄막(58)의 국소영역(59)를 열린구몽으로 한다. 이어서 상기 볼록부(52)의 상측부에 열린구멍(60),(61)을 마련하여 폴리실리콘막(62)(63)을 상기 볼록부(52)의 노출부분과 접촉시켜서 형성하고, 이 폴리실리콘막(62),(63)의 표면을 산화처리하는 것으로 SiO₂막(65)를 형성한다. 폴리실리콘(66)은 상기 폴리실리콘(52)보다 폴리실리콘 저항(57)이 형성되어 있는 영역이 오목한 부분으로 되는 것을 방지하기 위해 마련된 것이다.

본 실시예의 특징은 폴리실리콘막(62),(63)의 표면을 산화할때에 발생하는 결정결함이 이 폴리실리콘막(62),(63)이 Si₃N₄막과 접합하고 있으므로 그 저면부의 산화가 방지되는 것이다. 이것에 의해 폴리실리콘 저항의 형성에 한정되지 않고 반도체장치의 제조공정의 개량에도 연관된다.

또, 제8도에서 볼록부(52),(53)에는 각각 베이스층과 컬렉터층, 또는 컬렉터층과 베이스층이 형성된다.

(실시예 7)

실시예 4에서 폴리실리콘 두께 500Å인 이 폴리실리콘 저항의 비저항 Ρ를 0.064Ωcm에서 0.01Ωcm로 변경하였다. 이것에 의해 ℓ은 16㎛, w은 0.25㎛ 조건인 것으로 ℓ/w비는 64로 되어 128KΩ을 실현하였다.

(실시예 8)

실시예 7에서 이 폴리실리콘 저항폭을 0.50㎛로 하였다.이것에 의해 ℓ은 16㎛인 것으로 ℓ/w비는 32로 되어 폴리실리콘 저항 64KΩ을 실현하였다. 이와 같은 저항에서는 60분 통전조건에서 1×10⁴A/cm²의 전류밀도 J의 경우 저항변동은 약 0.000001%이었다.

상기 실시예에서는 바이폴라메모리셀 및 LSI회로를 기술했지만 본 발명의 폴리실리콘 저항은 이들에 한정된 것은 아니고, 리니어회로, 아날로그회로 등에도 널리 적용할 수 있는 것은 물론이다.

본 발명에 의하면 종래 폴리실리콘 저항 형성의 공정의 안정화, 저항의 전유면적의 저감이 실행됨과 동시에 전류밀도와 전계에 관한 문제도 해결된다. 즉, 비저항Ρ는 0.1Ωcm이하로, 전유면적은 0.25㎛²이하로, 전류밀도는 5×10⁵A/cm²이하로, 전계는 0.4v/㎛ 이하로 억제된다.

이것에 의해, 저항값이 40KΩ~800KΩ의 폴리실리콘 저항이 실현되고, 특히 바이폴라 메모리 LSI회로에 있어서 매우 큰 효과를 발휘한다.

Claims (32)

1. 소정의 형상을 갖고, 비저항이 0.01Ωcm~0.1Ω인 다결정실리콘막으로 형성되며, 저항값이 40KΩ~800KΩ인 저항을 갖고 있는 반도체 장치.
2. 제 1 항에 있어서, 상기 다결정 실리콘막은 농도 5×10¹⁹cm^-3~8×10¹⁸cm|^-3의 불순물이 도핑되어 있는 반도체 장치.
3. 제 2 항에 있어서, 상기 불순물은 붕소, 비소 및 인으로 이루어지는 군에서 선택되는 반도체장치.
4. 제 1 항에 있어서, 상기 저항의 막두께는 25Å~2500Å인 반도체 장치.
5. 제 1 항에 있어서, 상기 저항의 폭은 0.1㎛~0.8㎛인 반도체 장치.
6. 제 1 항에 있어서,상기 저항의 길이는 5㎛~16㎛인 반도체 장치.
7. 제 1 항에 있어서, 상기 저항은 반도체기판의 주표면상에 절연막을 거쳐서 형성되어 있는 반도체 장치.
8. 제 1 항에 있어서, 상기 저항은 바이폴라메모리의 부하저항인 반도체장치.
9. 소정의 막두께와 길이를 갖는 다결정실리콘막으로 형성되고, 소정의 레벨로 도핑된 반도체장치의 다결정실리콘의 부저항에 있어서, 상기 반도체장치의 동작이 안정하게 되도록, 상기 저항은 0.01Ωcm~0.1Ωcm의 비저항과 40kΩ~800kΩ의 저항값을 갖는 다결정실리콘의 부하저항.
10. 제 9 항에 있어서, 상기 다결정실리콘막은 농도 8×10¹⁸cm^-3~5×10¹⁹cm|^-3의 불순물로 도핑된 다결정 실리콘의 부하저항.
11. 제10항에 있어서,상기 불순물은 붕소, 비소 및 인으로 이루어지는 군에서 선택되는 다결정실리콘의 부하저항.
12. 제 9 항에 있어서, 상기 저항의 막두께는 25Å~2500Å의 범위내인 다결정실리콘의 부하저항.
13. 제 9 항에 있어서, 상기 저항의 폭은 0.1㎛~0.8㎛의 범위내인 다결정실리콘의 부하저항.
14. 제 9 항에 있어서, 상기 저항의 길이는 5㎛~16㎛의 범위내인 다결정실리콘의 부하저항.
15. 제 9 항에 있어서, 상기 저항은 절연막을 거쳐 반도체기판의 주표면상에 형성되고, 상기 저항이 25㎛²이하의 상기 주면의 면적을 점유하도록 상기 소정의 형상이 선택되는 다결정실리콘의 부하저항.
16. 제 9 항에 있어서, 상기 반도체장치는 바이폴라메모리인 다결정실리콘의 부하저항.
17. 반도체장치의 동작이 안정하게 되도록, 소정의 형상과 0.01Ωcm~0.1Ωcm의 비저항을 갖는 다결정 실리콘막으로 형성되고, 40KΩ~800KΩ의 저항값을 갖는 반도체 장치의 다결정실리콘의 부하저항에 있어서, 상기 다결정실리콘막은 농도 8×10¹⁸cm^-3~5×10¹⁹cm^-3의 불순물로 도핑되고, 상기 저항의 막두께는 25Å~2500Å의 범위내이고, 상기 저항의 폭은 0.1㎛~0.8㎛의 범위내이고, 상기 저항의 길이는 5㎛~16㎛의 범위내이며, 25㎛²이하의 상기 표면의 면적을 점유하도록 상기 반도체 장치가 형성된 반도체 기판의 표면에 형성되는 다결정실리콘의 부하저항.
18. 제17항에 있어서, 상기 반도체 기판의 상기 표면과 상기 저항사이에 절연막이 형성되는 다결정실리콘의 부하저항.
19. 반도체집적회로에 사용되는 다결정실리콘의 저항에 있어서, 동작이 안정하게 되도록,상기 저항은 소정의 레벨로 도핑되고, 소정의 막두께와 길이를 갖는 다결정실리콘막으로 형성되고, 0.01Ωcm~0.1Ωcm의 비저항과 40KΩ~800KΩ의 저항값을 갖는 다결정실리콘의 저항.
20. 제19항에 있어서, 상기 다결정실리콘막은 농도 8×10¹⁸cm^-3~5×10¹⁹cm|^-3의 불순물로 도핑되는 다결정실리콘의 저항.
21. 제20항에 있어서,상기 불순물은 붕소, 비소 및 인으로 이루어지는 군에서 선택되는 다결정실리콘의 저항.
22. 제19항에 있어서, 상기 저항의 막두께는 25Å~2500Å의 범위내인 다결정실리콘의 저항.
23. 제19항에 있어서, 상기 저항의 폭은 0.1㎛~0.8㎛의 범위내인 다결정실리콘의 저항.
24. 제19항에 있어서, 상기 저항의 길이는 5㎛~16㎛의 범위내인 다결정실리콘의 저항.
25. 제19항에 있어서, 상기 저항은 절연막을 거쳐 반도체기판의 주면에 형성되고, 상기 저항이 25㎛²이하의 상기 주면의 면적을 점유하도록 상기 소정의 형상이 선택되는 다결정실리콘의 저항.
26. 제19항에 있어서, 상기 반도체장치는 바이폴라메모리인 다결정실리콘의 저항.
27. 반도체집적회로에 사용되는 다결정실리콘의 저항에 있어서, 동작이 안정하게 되도록,상기 저항은 40KΩ~800KΩ의 저항을 갖고, 소정의 형상과 0.01Ωcm~0.1Ωcm의 비저항을 갖는 다결정실리콘막으로 형성되고, 상기 다결정실리콘막은 농도 ×10¹⁸cm^-3~5×10¹⁹cm^-3의 불순물로 도핑되고, 상기 저항의 막두께는 25Å~2500Å의 범위내이고, 상기 저항의 폭은 0.1㎛~0.8㎛의 범위내이고, 상기 저항의 길이는 5㎛의 범위내이며, 25㎛²이하의 상기 표면의 면적을 점유하도록 상기 저항은 상기 메모리장치가 형성된 반도체기판의 표면에 형성되는 다결정실리콘의 저항.
28. 제27항에 있어서, 상기 반도체기판의 상기 표면과 상기 저항사이에 절연막이 형성되는 다결정실리콘의 저항.
29. 반도체장치의 동작이 안정하게 되도록, 40KΩ~800KΩ의 저항값을 갖고, 소정의 형상과 0.01Ωcm~0.1Ωcm의 비저항을 갖는 다결정실리콘막으로 형성된 반도체장치의 다결정실리콘의 부하저항에 있어서, 상기 다결정실리콘막은 농도 8×10¹⁸cm^-3~5×10¹⁹cm^-3의 불순물로 도핑되고, 상기 저항의 막두께는 25Å~2500Å의 범위내이며, 상기 저항의 길이는 5㎛~16㎛의 범위내인 다결정실리콘의 부하저항.
30. 제29항에 있어서, 상기 반도체기판의 상기 표면과 상기 저항 사이에 절여막이 형성되는 다결정실리콘의 부하저항.
31. 반도체집적회로에 사용되는 다결정실리콘의 저항에 있어서, 동작이 안정되게 되도록, 상기 저항은 40KΩ~800KΩ의 저항을 갖고, 소정의 형상과 0.01Ωcm~0.1Ωcm의 비저항을 갖는 다결정실리콘막으로 형성되고, 상기 다결정실리콘막은 농도 8×10¹⁸cm^-3~5×10¹⁹cm^-3의 불순물로 도핑되고, 상기 저항의 막두께는 25Å~2500Å의 범위내이며, 상기 저항의 길이는 5㎛~16㎛의 범위내인 다결정실리콘의 저항.
32. 제31항에 있어서, 상기 반도체기판의 상기 표면과 상기 저항사이에 절연막이 형성되는 다결정실리콘의 저항.

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