KR0124169B1 - 2차원 이산 코사인 변환기 - Google Patents

2차원 이산 코사인 변환기

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KR0124169B1
KR0124169B1 KR1019940016608A KR19940016608A KR0124169B1 KR 0124169 B1 KR0124169 B1 KR 0124169B1 KR 1019940016608 A KR1019940016608 A KR 1019940016608A KR 19940016608 A KR19940016608 A KR 19940016608A KR 0124169 B1 KR0124169 B1 KR 0124169B1
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Abstract

본 발명은 간단한 하드웨어 구성으로 신속하게 이산 코사인 변환처리를 할 수 있는 개선된 2차원 이산 코사인 변환기에 관한 것이다. 본 장치는, N×N의 영상 데이타(X)를 기설정된 순서로 입력받아 1차원 이산 코사인 변환한 데이타를 출력하기 위하여 소정 주기의 제1클럭신호(CLK)에 동기되어 N×N 영상 데이타(X)의 한 행 데이타(X0,X1,X2,X3,…,Xn)를 순차적으로 입력받아 소정 시간 저장하고, 소정의 래치 제어신호(C)에 의해 제어되어 저장하고 있던 한 행 데이타를 순차적으로 출력하는 버퍼부, 인가되는 제1선택부 제어신호(SO)에 의해 제어되어 버퍼부로부터 순차적으로 전송되는 데이타를 선택적으로 출력하는 제1선택부, N×N의 이산 코사인 변환계수가 저장되어 있는 롬(ROM)을 구비하고, 인가되는 롬 제어신호(A)에 의해 독출된 소정의 이산 코사인 변환계수와, 제1선택부로부터 전송되는 데이타를 승산하고 행단위로 누산하여 출력하는 행연산부, 인가되는 제2선택부 제어신호(P)에 제어되어 행연산부로부터 출력되는 데이타를 선택적으로 전송하여 1차원 이산 코사인 변환된 데이타로 출력하는 제2선택부를 포함하도록 구성된 제1이산 코사인 변환처리수단; 제1이산 코사인 변환처리수단으로부터 출력되는 N×N의 1차원 이산 코사인 변환된 데이타(Y₁)를 전치시켜 출력하는 전치부; 전치부로부터 제공되는 데이타(X₁)를 1차원 이산 코사인 변환한 데이타를 출력하는 제2이산 코사인 변환처리수단; 래치 제어신호(C), 제1선택부 제어신호(SO), 롬 제어신호(A), 및 제2선택부 제어신호(P)를 제공하는 로직제어부(160)를 포함하도록 구성된다.

Description

2차원 이산 코사인 변환기
제1도는 본 발명에 따른 2차원 이산 코사인 변환기의 기능블럭도.
제2도는 본 발명에 따라 구현된 제1도에 도시된 이산 코사인 변환수단의 상세도.
* 도면의 주요부분에 대한 부호의 설명
100 : 제1이산 코사인 변환처리수단 120 : 전치부
140 : 제2이산 코사인 변환처리수단 160 : 로직제어부
200 : 버퍼부 204 : 레지스터부
208 : 래치부 220, 260 : 선택부
240 : 행연산부
본 발명은 2차원 이산 코사인 변환기에 관한 것으로, 특히 하드웨어 구성이 보다 간단하고 처리속도가 개선된 효율적인 2차원 이산 코사인 변환기에 관한 것이다.
영상신호는 데이타량이 방대하기 때문에 기록 및 전송시에 대용량의 기록장치가 필요할 뿐만 아니라 전송효율도 낮다. 따라서, 영상 데이타는 일반적으로 압축(Compression)하여 기록 및 전송한다.
이와 같이 영상 데이타를 압축하기 위하여, 통상적으로 코사인 함수를 이용하여 2차원 공간영역상의 데이타를 주파수영역의 변환계수로 변환시켜 공간영역상의 중복성을 제거하는 방식으로 데이타를 압축하는 이산 코사인 변환(DCT : Discrete Cosine Transform)기법이 사용되고 있다.
이러한 이산 코사인 변환기법으로 압축처리를 하는 종래의 2차원 DCT기는, N×N(여기서, N은 양의 정수)의 영상데이타를 입력받아 N×N의 1차원 이산 코사인 변환된 데이타를 출력하는 제1DCT처리부, 제1DCT처리부로부터 출력되는 N×N의 1차원 이산 코사인 변환된 데이타의 행과 열(Row And Column)을 전치(Transposition)하여 출력하는 전치부, 전치부로부터 출력된 데이타를 다시 1차원 이산 코사인 변환하여 최종적으로 2차원 이산 코사인 변한된 데이타를 출력하는 제2DCT처리부, 그리고 제1 및 제2DCT처리부, 및 전치부의 동작을 제어하는 로직제어부로 구성되어 운영되었다.
이와 같은 구성에서 알 수 있는 바와 같이 2차원 DCT기는 2차례에 걸친 1차원 DCT처리에 의해 변환된 데이타를 출력하게 되므로, 1차원 DCT변환기능이 전체적인 DCT 성능을 좌우하게 된다.
그러나, 종래의 1차원 DCT처리부는 행단위로 입력되는 N개의 데이타에 대한 행연산을 수행하기 위하여, N개의 계수 저장용 롬과 승산기 및 누산기로 구성되어 그 구조가 매우 복잡할 뿐 아니라 복잡한 구조로 변환처리시간이 많이 소요되는 문제가 있었다.
따라서, 본 발명은 상술한 문제를 개선하기 위하여 안출된 것으로, 간단한 하드웨어 구성으로 신속하게 이산 코사인 변환처리를 할 수 있는 2차원 이산 코사인 변환기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 2차원 이산 코사인 변환기는, N×N의 영상 데이타(X)를 기설정된 순서로 입력받아 1차원 이산 코사인 변환한 데이타를 출력하는 제1이산 코사인 변환처리수단, 제1이산 코사인 변환처리수단으로부터 출력되는 N×N의 1차원 이산 코사인 변환된 데이타(Y₁)를 전치시켜 상기 기설정된 순서로 출력하는 전치부, 전치부로부터 제공되는 데이타(X₁)를 1차원 이산 코사인 변환하여 얻어진 데이타를 2차원 이산 코사인 변환된 데이타로 출력하는 제2이산 코사인 변환처리수단을 구비한 2차원 이산 코사인 변환기에 있어서, 제1이산 코사인 변환처리수단은, 소정 주기의 제1클럭신호(CLK)에 동기되어 N×N 영상 데이타(X)의 한 행 데이타를 순차적으로 입력받아 소정 시간 저장하고, 소정의 래치 제어신호(C)에 의해 제어되어 저장하고 있던 한 행 데이타를 순차적으로 출력하는 버퍼부, 인가되는 제1선택부 제어신호(SO)에 의해 제어되어 버퍼부로부터 순차적으로 전송되는 데이타를 선택적으로 출력하는 제1선택부, N×N의 이산 코사인 변환계수가 저장되어 있는 롬(ROM)을 구비하고, 인가되는 롬 제어신호(A)에 의해 독출된 소정의 이산 코사인 변환계수와 제1선택부로부터 전송되는 데이타를 승산하고 행단위로 누산하여 출력하는 행연산부, 인가되는 제2선택부 제어신호(P)에 제어되어 행연산부로부터 출력되는 데이타를 선택적으로 전송하여 1차원 이산 코사인 변환된 데이타로 출력하는 제2선택부를 포함하도록 구성하고; 외부로부터의 제1클럭신호(CLK)가 인가되면, 래치 제어신호(C), 제1선택부 제어신호(SO), 롬 제어신호(A), 및 제2선택부 제어신호(P)를 제공하는 로직제어부(160)를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.
제1도는 본 발명에 따른 2차원 DCT기의 기능 블록도로서, N×N의 영상 데이타(X)를 기설정된 순서로 입력받아 1행단위로 1차원 DCT처리를 하는 제1DCT처리수단(100), 제1DCT처리수단(100)으로부터 출력되는 1차원 DCT처리된 데이타(Y₁)의 행과 열을 전치시켜 상술한 기설정된 순서와 동일하게 출력하는 전치부(120), 전치부(120)로부터 전송된 데이타(X₁)에 대해 1열단위로 1차원 DCT처리하여 최종적인 2차원 DCT된 데이타(Y)를 출력하는 제2DCT처리수단(140), 및 외부로부터 제1클럭신호(CLK)가 인가되면 제1DCT처리수단(100), 전치부(120) 및 제2DCT처리수단(140)의 동작을 제어하는 신호를 출력하는 로직제어부(160)로 구성된다.
제2도는 본 발명에 따라 구현된 제1도에 도시된 제1DCT처리수단(100) 및 제2DCT처리수단(140)의 상세도로서, 8비트단위로 운영되는 경우를 예시한 것으로 버퍼부(200), 제1선택부(220), 행연산부(240) 및 제2선택부(260)로 구성된다.
먼저, 제1DCT처리수단(100)은 제2도에 도시된 바와 같이 구성되어 상술한 바와 같이 N×N구조로 인가되는 영상데이타에 대해 행단위의 1차원 DCT처리를 한다.
즉, 버퍼부(200)는 외부로부터 입력되는 제1클럭신호(CLK)에 동기되어 N×N구조로 인가되는 영상데이타(X)의 한 행 데이타를 순차적으로 입력받고, 로직제어부(160)로부터 제공되는 래치 제어신호(C)에 응답하여 저장하고 있던 한 행 데이타를 출력하는 것으로, N개의 레지스터로 구성된 레지스터부(204), 및 N개의 래치로 구성된 래치부(208)로 구성된다.
제1선택부(220)는 제1 및 제2멀티플렉서(224,228)로 구성되어, 버퍼부(200)로부터 제공되는 행단위의 데이타중(즉, N개의 데이타중) 상위 N/2개의 데이타는 제1멀티플렉서(224)를 통해 전송하고, 나머지 하위개의 데이타는 제2멀티플렉서(228)를 통해 전송한다. 제1 및 제2멀티플렉서(224,228)는 상기 로직제어부(160)로부터 제공되는 제1선택부 제어신호(SO)에 의해 제어되어 선택적으로 데이타를 전송한다.
행연산부(240)는 가산부(241), 감산부(242), 그리고 제1 및 제2계산부(243,246)로 구성되고, 특히, 제1 및 제2계산부(243,246)는 각각 N/2×N2개의 DCT계수를 저장하고 있는 제1 및 제2롬(ROM : Read Only Memory)(244,247)과 제1선택부(220)로부터 전송되는 데이타와 해당 롬(244,247)으로부터 제공되는 DCT계수를 곱하고 행단위로 누산하는 제1 및 제2맥(MAC : Multiplier and ACcumulator) (245,248)으로 구성되어 행연산을 수행한다.
이와 같이 구성된 제1DCT처리수단(100)은, 제1클럭신호(CLK)에 동기되어 N×N 영상 데이타(X)의 한 행 데이타가 기설정된 순서로 레지스터부(204)로 입력되는데, 여기서 기설정된 순서는 N×N 매트릭스 내에서의 배열순서를 의미하고, N은 양수이다. 제2도는 8×8의 매트릭스구조를 예시한 것이므로, 여기서 N은 8이 된다. 따라서 입력되는 영상 데이타를 행 단위로 처리하기 위해 레지스터부(204) 및 래치부(208)는 각각 8개의 레지스터와 8개의 래치로 구성된다.
8×8 영상 데이타 매트릭스의 한 행 즉,X0내지X7의 8개 데이타가 제1클럭신호(CLK)주기로 순차적으로 제1DCT처리수단(100)으로 입력될 때, 1차원 DCT처리는 수학식 1과 같이 수행된다.
Y=C×X
그리고 수학식 1은 수학식 2와 수학식 3으로 나뉘어 처리된다.
YI=CI×XI
YⅡ=CⅡ×XⅡ
수학식 1에서 X는 수학식 2와 수학식 3에서 알 수 있는 바와 같이 8×1의 영상 데이타 즉, 입력데이타 매트릭스(Matrix)이고, C는 4×4의 이산 코사인 변환계수 매트릭스이며, Y는 8×1의 1차원 이산 코사인 변환된 데이타 매트릭스이다.
이와 같이 1차원 DCT처리를 수행하기 위하여, 레지스터부(204)내의 8개 레지스터는 제1클럭신호(CLK)에 동기되어 영상 데이타X0내지X7을 순차적으로 하나씩 입력받는 동시에 저장하고 있던 데이타를 이웃하는 다음 레지스터와 래치부(208)에 구비되어 있는 대응하는 위치의 래치로 전송한다. 이러한 과정이 8번 반복되면 래치부(308)내의 8개 래치에X0내지X7이 순차적으로 저장되게 된다. 이때 로직제어부(160)는 제1클럭신호(CLK)의 8클럭주기로 래치 제어신호(C)를 래치부(208)로 제공한다.
래치부(208)는 로직제어부(160)로부터 전송되는 래치 제어신호(C)에 동기되어 래치되어 있던 8개의 데이타를 제1선택부(220)로 출력한다. 이 때, 수학식 1에 나타낸 바와 같이,X0, X1, X2, X3과X4, X5, X6, X7는 각각 4×1의 매트릭스를 구성하여 계산되어야 한다. 따라서, 래치부(208)로부터 출력된X0, X1, X2, X3는 제1멀티플렉서(224)로 전송되고,X4, X5, X6, X7은 제2멀티플렉서(228)로 전송된다.
제1멀티플렉서(224) 및 제2멀티플렉서(228)는 로직제어부(160)로부터 전송되는 제1선택부 제어신호(SO)에 동기되어 선택적으로 데이타를 출력한다. 이때, 제1선택부 제어신호(SO)와 제1 및 제2멀티플렉서(224,229)로부터 출력되는 데이타의 관계는 표 1과 같다.
제1및 제2멀티플렉서(224)로부터 출력된 데이타는 가산부(241) 및 감산부(242)로 동시에 전송되어, 가산 및 감산과정을 거치게 된다. 이때, 데이타들의 가감산관계는 상술한 수학식 2와 수학식 3을 통해 충분히 알 수 있다. 즉, 가산부(241)에서는 데이타 가산 결과로 4×1 매트릭스 X이 얻어져 출력되며, 감산부(242)에서는 데이타 감산 결과로 4×1매트릭스 X가 얻어져 출력된다.
이어서, 가산부(241)로부터 출력된 데이타는 제1계산부(243)내의 제1맥(245)으로 제공되며, 감산부(242)로부터 출력되는 데이타는 제2계산부(246)내의 제2맥(248)으로 제공된다. 한편, 제1 및 제2롬(224,247)에는 가산부(241) 및 감산부(242)로부터 각기 순차적으로 제공되는 4×1매트릭스 X및 X와의 곱셈에 필요한 수학식 2 및 수학식 3에서의 4×4의 DCT계수 매트릭스 C및 C를 각각 저장하고, 로직제어부(160)로부터 제공되는 롬 제어신호(A)에 응답하여, 순차적으로 독출되어 해당되는 제1 및 제2맥(245,248)으로 각각 제공되어 가산부(241) 또는 감산부(242)로부터 전송되는 데이타와의 승산시 이용된다.
이와 같은 제1 및 제2계산부(243,246)에서의 계산결과로 1×4의 데이타 매트릭스 Y및 Y가 각각 얻어진다. 다시말해서, 제1계산부(243)로부터 yyyy가 얻어지며, 제2계산부(246)로부터는 yyyy가 순차적으로 얻어진다. 제1 및 제2계산부(243,246)로부터 출력된 데이타는 제2선택부(260)로 제공된다.
제2선택부(260)는 로직제어부(160)로부터 제공되는 제2선택부 제어신호(P)에 의해 제어되어 데이타를 선택적으로 출력한다. 즉, 로직 0의 제2선택부 제어신호(P)가 제공되면 제1계산부(243)로부터 전송되는 데이타를 선택하여 출력하고, 로직 1의 제2선택부 제어신호(P)가 제공되면 제2계산부(246)로부터 전송되는 데이타를 출력한다. 이와 같이 출력되는 데이타는 제1도의 제1DCT처리수단(100)으로부터 출력되는 1차원 이산 코사인 변환된 데이타 Y이 된다. Y은 1행단위 데이타의 이산 코사인 변환된 데이타이다. 따라서 입력 데이타가 상술한 바와 같이 8×8 매트릭스 구조로 이루어진 경우에 8개의 Y데이타가 순차적으로 출력된다.
제1DCT처리수단(100)으로부터 출력된 데이타( Y)는 전치부(120)로 전송되어 통상적인 전치과정을 거치게 된다. 즉, 전치부(120)는 이중포트(DUAL PORT) 램(RAM : Random Access Memory)으로 구성되어 데이타의 쓰기 및 읽기를 동시에 수행하면서 전치처리를 수행한다. 이 때, 로직제어부(160)는 전치처리를 위한 쓰기 및 읽기 어드레스를 전치부(120)로 제공한다. 전치부(120)에서 전치처리되어 출력되는 데이타(X)는 제2DCT처리수단(140)으로 전송된다.
제2DCT처리수단(140)은 전치부(120)로부터 전송된 데이타(X)에 대하여 상술한 제1DCT처리수단(100)과 같이 1차원 DCT처리를 수행하게 되는데, 이는 행단위로 이산 코사인 변환된 8개의 열단위의 데이타에 대한 1차원 DCT처리이므로 출력되는 데이타는 2차원 이산 코사인 변환된 데이타(Y)가 된다.
이상, 상술한 바와 같이 본 발명에 따른 개선된 2차원 역이산 코사인 변환장치는 행연산 과정에서 필요한 계수 저장용 롬(ROM)의 갯수와 계수와 데이타의 승산 및 누산을 수행하는 맥(MAC)의 갯수를 기존의 장치에 비해 현저히 줄여 구현하므로써, 종전에 비해 하드웨어 구조가 간소해져 신속하게 역이산 코사인 변환을 수행할 수 있다는 잇점이 있다.

Claims (12)

  1. N×N의 영상 데이타(X)를 기설정된 순서로 입력받아 행단위의 1차원 이산 코사인 변환된 데이타를 출력하는 제1이산 코사인 변환처리수단(100), 상기 제1이산 코사인 변환처리수단(100)으로부터 출력되는 N×N의 1차원 이산 코사인 변환된 데이타(Y1)를 전치시켜 상기 기설정된 순서로 출력하는 전치부(120), 상기 전치부(120)로부터 제공되는 데이타(X1)를 열단위의 1차원 이산 코사인 변환하여 얻어진 데이타를 2차원 이산 코사인 변환된 데이타로 출력하는 제2이산 코사인 변환처리수단(140)을 구비한 2차원 이산 코사인 변환기에 있어서, 상기 제1이산 코사인 변환처리수단(100)은, 소정 주기의 제1클럭신호(CLK)에 동기되어 상기 N×N 영상 데이타(X)의 한 행 데이타(X0,X1,X2,X3,…,Xn)를 순차적으로 입력받아 소정 시간 저장하고, 소정의 래치 제어신호(C)에 의해 제어되고 저장하고 있던 한 행 데이타를 순차적으로 출력하는 버퍼부(200), 인가되는 제1선택부 제어신호(SO)에 의해 제어되어 상기 버퍼부(200)로부터 순차적으로 전송되는 데이타를 선택적으로 출력하는 제1선택부(220), N×N의 이산 코사인 변환계수가 저장되어 있는 롬(ROM)을 구비하고, 인가되는 롬 제어신호(A)에 의해 독출된 소정의 이산 코사인 변환계수와 상기 제1선택부(220)로부터 전송되는 데이타를 승산하고 행단위로 누산하여 출력하는 행연산부(240), 인가되는 제2선택부 제어신호(P)에 제어되어 상기 행연산부(240)로부터 출력되는 데이타를 선택적으로 전송하여 상기 1차원 이산 코사인 변환된 데이타로 출력하는 제2선택부(260)를 포함하도록 구성하고; 외부로부터의 제1클럭신호(CLK)가 인가되면, 상기 래치 제어신호(C), 제1선택부 제어신호(SO), 롬 제어신호(A), 및 제2선택부 제어신호(P)를 제공하는 로직제어부(160)를 포함하는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  2. 제1항에 있어서, 상기 전치부(120)에서의 기설정된 순서는 상기 연산 데이타(X)의 N×N 메트릭스내에서의 배열순서로 이루어지는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  3. 제2항에 있어서, 상기 N은 양의 정수로서 8인 것을 특징으로 하는 2차원 이산 코사인 변환기.
  4. 제3항에 있어서, 상기 버퍼부(200)는, 8개의 레지스터로 구성된 레지스터부(204)와 8개의 래치로 구성된 래치부(208)로 구성되어 상기 한 행 데이타(X0,X1,X2,X3,X4,X5,X6,X7)가 인가되면 상기 제1클럭신호(CLK)에 동기되어 상기 8개의 레지스터에 순차적으로 입력하여 소정시간 저장하고, 저장하고 있던 데이타를 이웃하는 다음 레지스터 및 대응되는 위치의 래치로 각각 전달하도록 구동되는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  5. 제4항에 있어서, 상기 로직제어부(160)는 상기 제1클럭신호(CLK)의 8클럭주기로 상기 래치 제어신호(C)를 출력하는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  6. 제5항에 있어서, 상기 래치부(208)는 상기 래치 제어신호(C)에 동기되어 저장하고 있던 상기 8개의 행데이타(X0,X1,X2,X3,X4,X5,X6,X7)를 동시에 출력하는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  7. 제6항에 있어서, 상기 제1선택부(220)는 상기 래치부(208)로부터 출력되는 8개의 데이타 중 상위 4개 데이타(X0,X1,X2,X3)를 상기 제1선택부 제어신호(SO)에 의해 제어되어 선택적으로 출력하는 제1멀티플렉서(224); 및 상기 래치부(208)로부터 출력되는 8개 데이타 중 하위 4개 데이타(X4,X5,X6,X7)를 상기 제1선택부 제어신호(SO)에 의해 제어되어 선택적으로 출력하는 제2멀티플랙서(228)를 포함하는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  8. 제7항에 있어서, 상기 제1멀티플렉서(224)와 제2멀티플렉서(228)는 상기 제1선택부 제어신호(SO)가 제1 내지 제4데이타 형태로 이루어진 상태에서 상기 제1데이타 형태로 제공되면 각각X0및X7데이타가 선택되어 출력되도록 동작되고, 상기 제1선택부 제어신호(SO)가 제2데이타 형태로 제공되면 각각 X1 및 X6 데이타가 선택되어 출력되도록 동작되고, 상기 제1선택부 제어신호(SO)가 제3데이타 형태로 제공되면 각각X2및X5데이타가 선택되어 출력되도록 동작되고, 상기 제1선택부 제어신호(SO)가 제4데이타 형태로 제공되면 각각X3및X4데이타가 선택되어 출력되도록 동작하는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  9. 제8항에 있어서, 상기 행연산부(240)는 상기 제1멀티플렉서(224)로부터 출력되는 소정의 데이타와 상기 제2멀티플렉서(228)로부터 출력되는 소정의 데이타를 가산하는 가산부(241); 상기 제1멀티플렉서(224)로부터 출력되는 소정의 데이타에서 상기 제2멀티플렉서(228)로부터 출력되는 소정의 데이타를 감산하는 감산부(242); 상기 가산부(241)로부터 출력되는 데이타를 기설정된 이산 코사인 변환계수와 승산하고, 행단위로 누산하여 출력하는 제1계산부(243); 상기 감산부(242)로부터 제공되는 데이타를 기설정된 이산 코사인 변환계수와 승산하고, 행단위로 누산하여 출력하는 제2계산부(246)를 포함하는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  10. 제9항에 있어서, 상기 제1계산부(243)는 4×4의 기설정된 이산 코사인 변환계수를 저장하고, 상기 롬제어신호(A)에 응답하여 소정의 이산 코사인 변환계수를 출력하는 제1롬(244), 상기 가산부(241)로부터 제공되는 데이타를 상기 제1롬(244)으로부터 제공되는 상기 소정의 이산 코사인 변환계수와 승산하고, 행단위로 누산하여 출력하는 제1맥(245)을 포함하도록 구성되고; 상기 제2계산부(246)는 4×4의 기설정된 이산 코사인 변환계수를 저장하고, 상기 롬 제어신호(A)에 응답하여 소정의 이산 코사인 변환계수를 출력하는 제2롬(248), 상기 감산부(242)로부터 제공되는 데이타를 상기 제2롬(244)으로부터 제공되는 상기 소정의 이산 코사인 변환계수와 승산하고, 행단위로 누산하여 출력하는 제2맥(246)을 포함하도록 구성되는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  11. 제10항에 있어서, 상기 제2선택부(260)는 상기 제2선택부 제어신호(P)에 응답하여 상기 제1맥(245) 및 제2맥(248)으로부터 전송되는 데이타를 교번적으로 출력하는 것을 특징으로 하는 2차원 이산 코사인 변환기.
  12. 제11항에 있어서, 상기 제2이산 코사인 변환처리수단(140)은 상기 제1이산 코사인 변환처리수단(100)과 동일한 구성을 갖는 것을 특징으로 하는 2차원 이산 코사인 변환기.
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