KR0121228Y1 - Voltage controlled oscillator - Google Patents
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Abstract
본 고안은 전압제어 발진기에 관한 것으로, 전원전압의 변화에 따라 출력 주파수 범위가 달라지는 현상을 개선하여 안정된 출력전압을 발생시킬 수 있는데 그 목적이 있다.The present invention relates to a voltage controlled oscillator, which can generate a stable output voltage by improving the phenomenon that the output frequency range is changed according to the change of the power supply voltage.
이러한 목적을 달성하기 위하여 전원전압(VDD) 입력단에 한쌍의 PMOS 트랜지스터로 구성된 풀업 트랜지스터와; 상기 풀업 트랜지스터의 일측 PMOS 트랜지스터의 소오스에 접속되며, 게이트/소오스에 내부 전압원이 접속된 풀다운 트랜지스터와; 상기 풀업 트랜지스터의 드레인과 풀다운 트랜지스터의 소오스에 접속된 서지전압 억제부와; 상기 풀업 트랜지스터의 타측 PMOS 트랜지스터의 소오스와 상기 풀다운 트랜지스터의 접지단에 접속되어 링 발진신호를 출력하는 링 오실레이터와; 상기 링 오실레이터의 출력단에 접속되어 상기 링 발진신호를 일시저장 후 출력하는 버터로 구성됨을 특징으로 하는 전압제어 발진기이다.A pull-up transistor comprising a pair of PMOS transistors at a power supply voltage (V DD ) input terminal for achieving this purpose; A pull-down transistor connected to a source of one PMOS transistor of the pull-up transistor, and having an internal voltage source connected to a gate / source; A surge voltage suppressor connected to the drain of the pull-up transistor and the source of the pull-down transistor; A ring oscillator connected to a source of the other PMOS transistor of the pull-up transistor and a ground terminal of the pull-down transistor to output a ring oscillation signal; And a butter connected to an output terminal of the ring oscillator to temporarily store and output the ring oscillation signal.
Description
제 1도(a)는 종래의 전압제어 발진회로도Figure 1 (a) is a conventional voltage controlled oscillation circuit diagram
(b)는 제 1도의 포인트 1 및 포인트 2의 전압변화를 나타낸 그래프(b) is a graph showing the voltage change of point 1 and point 2 in FIG.
제 2도 (a)는 본 고안의 전압제어 발진회로도2 is a voltage controlled oscillation circuit diagram of the present invention.
(b)는 제 2도의 포인트 7의 전압변화를 나타낸 그래프(b) is a graph showing the voltage change at point 7 of FIG.
(c)는 제 2도의 포인트 7의 전압변화를 나타낸 그래프(c) is a graph showing the voltage change at point 7 of FIG.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
MP1∼MP7:PMOS 트랜지스터 MN1∼MN8:NMOS 트랜지스터MP 1 to MP 7 : PMOS transistor MN 1 to MN 8 : NMOS transistor
1a∼1e:CMOS 인버터 1:링 오실레이터1a to 1e: CMOS inverter 1: ring oscillator
2:버퍼2: buffer
본 고안은 전압제어 발진기에 관한 것으로써, 특히 전원전압의 변화에 따라 출력 주파수 범위가 달라지는 현상을 개선하여 안정된 출력전압을 발생시킬 수 있도록 한 전압제어 발진기에 관한 것이다.The present invention relates to a voltage controlled oscillator, and more particularly, to a voltage controlled oscillator capable of generating a stable output voltage by improving a phenomenon in which an output frequency range changes according to a change in power supply voltage.
제 1도(a)는 종래의 전압제어 발진회로도로써, 게이트 단자에 내부 전압원(Vin)이 접속되어 있고, 게이트와 소오스 단자가 접지단에 접속되어 있으며, 드레인 단자가 하기 소오스 단자에 접속되어 있는 NMOS 트랜지스터(MN1)와, 게이트와 소오스 단자가 공통으로 접속되어 있고, 드레인 단자에 전압 VDD가 접속되어 있는 PMOS 트랜지스터(MP1)와, 드레인 단자에 전압 공급단(VDD)이 접속되어 있고, 상기 PMOS 트랜지스터(MP1)의 게이트 단자에 유기되는 전압을 게이트 단자에 입력받아 동작하는 PMOS 트랜지스터(MP2)와, 상기 NMOS 트랜지스터(NM1)의 드레인 단자와 상기 PMOS 트랜지스터(MP2)의 드레인 단자에 홀수개의 CMOS 인버터가 병렬로 접속되어 있는 링 오실레이터(1)와, 상기 링 오실레이터(1)에서 출력되는 신호를 일시 저장하여 출력하는 버퍼(2)로 구성된다.FIG. 1A is a conventional voltage controlled oscillation circuit diagram, in which an internal voltage source Vin is connected to a gate terminal, a gate and a source terminal are connected to a ground terminal, and a drain terminal is connected to a source terminal described below. NMOS transistor (MN 1) and, and the gate and source terminals are connected in common, PMOS transistor that is voltage V DD is connected to the drain terminal (MP 1) and a voltage supply stage to the drain terminal (V DD) is connected And a PMOS transistor MP 2 operated by receiving a voltage induced at a gate terminal of the PMOS transistor MP 1 through a gate terminal, a drain terminal of the NMOS transistor NM 1 , and the PMOS transistor MP 2 . An odd number of CMOS inverters are connected in parallel to a ring oscillator 1 and a buffer 2 for temporarily storing and outputting signals output from the ring oscillator 1.
상기 링 오실레이터(1)는 PMOS 트랜지스터(MP3)(MP4)(MP5)(MP6)(MP7) 및 NMOS 트랜지스터(MN2)(MN3)(MN4)(MN5)(MN6)의 게이트 단자가 공통으로 연결되고, 상기 PMOS 트랜지스터(MP3)(MP4)(MP5)(MP6)(MP7)의 드레인 단자와 PMOS 트랜지스터(MP2)의 소오스 단자가 연결되어 있으며, 상기 NMOS 트랜지스터 (MN2)(MN3)(MN4)(MN5)(MN6)의 소오스 단자는 접지단에 접속되고, 상기 PMOS 트랜지스터(MP3)(MP4)(MP5)(MP6)(MP7)의 소오스 단자와 NMOS 트랜지스터(MN2)(MN3)(MN4)(MN5)(MN6)의 드레인 단자가 연결됨과 동시에 다음 출력단에 접속되어 홀수개의 CMOS 인버터가 병렬로 구성된다.The ring oscillator 1 is a PMOS transistor MP 3 (MP 4 ) (MP 5 ) (MP 6 ) (MP 7 ) and an NMOS transistor (MN 2 ) (MN 3 ) (MN 4 ) (MN 5 ) (MN 6 ) the gate terminals of the PMOS transistors MP 3 , MP 4 , MP 5 , MP 6 , and MP 7 are connected to the gate terminal of the PMOS transistor MP 2 . The source terminal of the NMOS transistor MN 2 (MN 3 ) (MN 4 ) (MN 5 ) (MN 6 ) is connected to a ground terminal, and the PMOS transistor MP 3 (MP 4 ) (MP 5 ) The source terminal of (MP 6 ) (MP 7 ) and the drain terminal of the NMOS transistors (MN 2 ) (MN 3 ) (MN 4 ) (MN 5 ) (MN 6 ) are connected to the next output terminal and odd-numbered CMOS inverters Are configured in parallel.
상기와 같이 구성된 종래의 전압제어 발진기의 동작을 설명하면 다음과 같다.Referring to the operation of the conventional voltage controlled oscillator configured as described above are as follows.
NMOS 트랜지스터(MN1)의 게이트 단자에 인가되는 내부 전압원(VIN)이 하이레벨 일 때 상기 NMOS 트랜지스터(MN1)가 턴 온 된다.When the internal voltage source (V IN) applied to the gate terminal of the NMOS transistor (MN 1) yi is at a high level the NMOS transistor (MN 1) is turned on.
따라서, PMOS 트랜지스터(MP1)가 턴 온 되어 포인트 6에 내부 전압원(Vin)의 전압이 증폭된 레벨로 나타나고, PMOS 트랜지스터(MP2)가 턴 온 되어 드레인 단자에 전원전압(VDD)이 인가되어 상기 PMOS 트랜지스터(MP2)의 소오스 단자 포인트 1에 전위 레벨이 나타난다.Accordingly, the PMOS transistor MP 1 is turned on to show a level at which the voltage of the internal voltage source Vin is amplified at point 6, and the PMOS transistor MP 2 is turned on to apply the power supply voltage V DD to the drain terminal. The potential level appears at the source terminal point 1 of the PMOS transistor MP 2 .
상기 PMOS 트랜지스터(MP2)의 소오스 단자에 출력되는 전압이 링 오실레이터(1)의 포인트 7에 입력된다.The voltage output to the source terminal of the PMOS transistor MP 2 is input to the point 7 of the ring oscillator 1.
또한, 상기 포인트 9에 출력되는 전압이 포인트 8로 피이드백 되어 신호가 들어오게 된다.In addition, the voltage output to the point 9 is fed back to the point 8, the signal comes in.
만약, 상기 포인트 8에 로우레벨이 입력되면 NMOS 트랜지스터(MN2)가 오프되고, PMOS 트랜지스터(MP3)가 턴 온 되어 하이레벨의 VDD가 포인트 10으로 입력된다.If the low level is input to the point 8, the NMOS transistor MN 2 is turned off, the PMOS transistor MP 3 is turned on, and the high level V DD is input to the point 10.
상기 포인트 10에 입력된 하이레벨 VDD에 의해 PMOS 트랜지스터(MP4)가 오프되고, NMOS 트랜지스터(MN3)가 턴 온 되어 로우레벨이 포인트 11로 입려된다.The PMOS transistor MP 4 is turned off by the high level V DD input to the point 10, the NMOS transistor MN 3 is turned on, and the low level is applied to the point 11.
상기 표인트 11에 입력된 로우레벨에 의해 NMOS 트랜지스터(MN4)가 오프되고, PMOS 트랜지스터(MP5)가 턴 온 되어 하이레벨 VDD가 포인트 12로 입력된다.The NMOS transistor MN 4 is turned off by the low level input to the index 11, the PMOS transistor MP 5 is turned on, and the high level V DD is input to the point 12.
상기 포인트 12에 입력된 하이레벨 VDD에 의해 PMOS 트랜지스터(MP6)가 오프되고, NMOS 트랜지스터(MN5)가 턴 온 되어 로우레벨이 포인트 13으로 입력된다.The PMOS transistor MP 6 is turned off by the high level V DD input at the point 12, the NMOS transistor MN 5 is turned on, and the low level is input to the point 13.
상기 포인트 13에 입력된 로우레벨에 의해 NMOS 트랜지스터(MN6)가 오프되고, PMOS 트랜지스터(MP7)가 턴 온 되어 포인트 14에 하이레벨 VDD가 포인트 9로 출력되고, 포인트 8로 피이드백 된다.The NMOS transistor MN 6 is turned off by the low level input at the point 13, the PMOS transistor MP 7 is turned on, and the high level V DD is output to the point 9 at the point 14, and fed back to the point 8. .
또한, 포인트 14에 로우레벨인 버퍼(2)에 일시 저장되어 출력된다.In addition, it is temporarily stored in the low-level buffer 2 at point 14 and output.
제 1도(b)는 제 1도의 포인트 1 및 포인트 2의 전압변화를 나타낸 그래프이다.FIG. 1 (b) is a graph showing the voltage changes at points 1 and 2 of FIG.
그러나, VDD의 변동에 따라 PMOS 트랜지스터(MP2)의 소오스 단자측의 포인트 1 및 링 오실레이터(1)의 최종 출력 포인트 2에 나타난 주파수 특성은 특히 저전압에서 사용자가 원하는 주파수 특성을 얻을 수 없으므로 이를 만족시키지 못하는 문제점이 있다.However, the frequency characteristic shown at the point 1 of the source terminal side of the PMOS transistor MP 2 and the final output point 2 of the ring oscillator 1 according to the variation of V DD cannot be obtained because the frequency characteristic desired by the user is not particularly obtained at low voltage. There is a problem that is not satisfied.
본 고안은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로써, 본 고안의 목적은 전원전압 VDD에 영향을 덜 받고, 저전압 및 정상전압에서 동일한 주파수 대역을 가짐으로써 주변회로가 간단해지고, MOS 트랜지스터 문턱전압의 변화에도 자동적으로 동작점이 조정되어 안정된 주파수 특성을 가진 전압제어 발진기를 제공하는데 있다.The present invention is devised to solve the above-mentioned conventional problems, and an object of the present invention is to be less affected by the power supply voltage V DD , and the peripheral circuit is simplified by having the same frequency band at the low voltage and the normal voltage, and the MOS The operating point is automatically adjusted even when the transistor threshold voltage changes to provide a voltage controlled oscillator having stable frequency characteristics.
상기와 같은 목적을 달성하기 위한 본 고안의 전압제어 발진기는 전원전압(VDD) 입력단에 한쌍의 PMOS 트랜지스터로 구성된 풀업 트랜지스터와; 상기 풀업 트랜지스터의 일측 PMOS 트랜지스터의 소오스에 접속되며, 게이트/소오스에 내부 전압원이 접속된 풀다운 트랜지스터와; 상기 풀업 트랜지스터의 드레인과 풀다운 트랜지스터의 소오스에 접속된 서지전압 억제부와; 상기 풀업 트랜지스터의 타측 PMOS 트랜지스터의 소오스와 상기 풀다운 트랜지스터의 접지단에 접속되어 링 발진신호를 출력하는 링 오실레이터와; 상기 링 오실레이터의 출력단에 접속되어 상기 링 발진신호를 일시저장 후 출력하는 버퍼로 이루어짐에 있다.The voltage controlled oscillator of the present invention for achieving the above object comprises a pull-up transistor consisting of a pair of PMOS transistors at a power supply voltage (V DD ) input terminal; A pull-down transistor connected to a source of one PMOS transistor of the pull-up transistor, and having an internal voltage source connected to a gate / source; A surge voltage suppressor connected to the drain of the pull-up transistor and the source of the pull-down transistor; A ring oscillator connected to a source of the other PMOS transistor of the pull-up transistor and a ground terminal of the pull-down transistor to output a ring oscillation signal; And a buffer connected to an output terminal of the ring oscillator to temporarily store and output the ring oscillation signal.
이하, 본 고안의 전압제어 발진기의 바람직한 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the voltage controlled oscillator of the present invention will be described in detail with reference to the accompanying drawings.
제 2도 (a)는 본 고안의 전압제어 발진회로도로써, 게이트 단자에 내부 전압원(Vin)이 접속되어 있고, 게이트와 소오스 단자가 접지단에 접속되어 있으며, 드레인 단자가 하기 소오스 단자에 접속되어 있는 NMOS 트랜지스터(MN1)와, 게이트와 소오스 단자가 공통으로 접속되어 있고, 드레인 단자에 전원전압 VDD가 접속되어 있는 PMOS 트랜지스터(MP1)와, 드레인 단자에 전원전압 공급단(VDD)이 접속되어 있고, 상기 PMOS 트랜지스터(MP1)의 게이트 단자에 유기되는 전압을 게이트 단자에 입력받아 온/오프 동작하는 PMOS 트랜지스터(MP2)와, 상기 NMOS 트랜지스터(MN1)의 드레인 단자와 상기 PMOS 트랜지스터(MP2)의 드레인 단자에 홀수개의 CMOS 인버터가 병렬로 접속되어 있는 링 오실레이터(1)와, 상기 전원전압VDD에 접속되어 과도한 전류의 흐름을 제한하는 저항(R1)과, 상기 저항(R1)에 드레인 단자가 접속되는 NMOS 트랜지스터(MN2)와, 상기 NMOS 트랜지스터(MN2)의 소오스 단자에 접속되는 NMOS 트랜지스터(MN3)와, 홀수개의 CMOS 인버터가 병렬로 접속되어 있는 링 오실레이터(1)와, 상기 링 오실레이터(1)에서 출력되는 신호를 일시 저장하여 출력하는 버퍼(2)로 구성된다.FIG. 2 (a) is a voltage controlled oscillation circuit diagram of the present invention, wherein an internal voltage source Vin is connected to a gate terminal, a gate and a source terminal are connected to a ground terminal, and a drain terminal is connected to a source terminal below. An NMOS transistor MN 1 , a PMOS transistor MP 1 having a gate and a source terminal connected in common, and a power supply voltage V DD connected to the drain terminal, and a power supply voltage supply terminal V DD to the drain terminal. Is connected, the PMOS transistor MP 2 operating on / off by receiving a voltage induced at the gate terminal of the PMOS transistor MP 1 at the gate terminal, the drain terminal of the NMOS transistor MN 1 , and the A ring oscillator 1 having an odd number of CMOS inverters connected in parallel to the drain terminal of the PMOS transistor MP 2 and a resistor connected to the power supply voltage V DD to restrict excessive current flow. (R 1) and the resistance (R 1) and the NMOS transistor (MN 2) is the drain terminal connected to, and the NMOS transistor (MN 3) connected to the source terminal of the NMOS transistor (MN 2), an odd number of CMOS It consists of a ring oscillator 1 in which inverters are connected in parallel, and a buffer 2 for temporarily storing and outputting signals output from the ring oscillator 1.
상기 링 오실레이터(1)는 PMOS 트랜지스터(MP3)(MP4)(MP5)(MP6)(MP7) 및 NMOS 트랜지스터(MN4)(MN5)(MN6)(MN7)(MN8)의 게이트 단자가 공통으로 연결되고, 상기 PMOS 트랜지스터(MP3)(MP4)(MP5)(MP6)(MP7)의 드레인 단자와 PMOS 트랜지스터(MP2)의 소오스 단자가 연결되어 있으며, 상기 NMOS 트랜지스터(MN4)(MN5)(MN6)(MN7)(MN8)의 소오스 단자는 접지단에 접속되고, 상기 PMOS 트랜지스터(MP3)(MP4)(MP5)(MP6)(MP7)의 소오스 단자와 NMOS 트랜지스터(MN4)(MN5)(MN6)(MN7)(MN8)의 드레인 단자가 연결됨과 동시에 다음 출력단에 접속되는 홀수개의 CMOS 인버터가 병렬로 구성된다.The ring oscillator 1 is a PMOS transistor (MP 3 ) (MP 4 ) (MP 5 ) (MP 6 ) (MP 7 ) and NMOS transistor (MN 4 ) (MN 5 ) (MN 6 ) (MN 7 ) (MN 8 ) the gate terminals of the PMOS transistors MP 3 , MP 4 , MP 5 , MP 6 , and MP 7 are connected to the gate terminals of the PMOS transistors MP 2 . The source terminals of the NMOS transistors MN 4 , MN 5 , MN 6 , MN 7 , and MN 8 may be connected to a ground terminal, and the PMOS transistors MP 3 , MP 4 , and MP 5, respectively. An odd number of CMOS inverters are connected to the next output terminal while the source terminal of (MP 6 ) (MP 7 ) and the drain terminal of the NMOS transistors MN 4 (MN 5 ) (MN 6 ) (MN 7 ) (MN 8 ) are connected. Are configured in parallel.
상기와 같이 구성된 본 고안의 전압제어 발진기의 회로동작을 살펴보면 다음과 같다.Looking at the circuit operation of the voltage controlled oscillator of the present invention configured as described above are as follows.
NMOS 트랜지스터(MN1)의 게이트 단자에 인가되는 내부 전압원(Vin)이 하이레벨 일 때 상기 NMOS 트랜지스터(MN1)가 턴 온 된다.The NMOS transistor MN 1 is turned on when the internal voltage source Vin applied to the gate terminal of the NMOS transistor MN 1 is at a high level.
따라서, PMOS 트랜지스터(MP1)가 턴 온 되어 포인트 6에 내부 전압원(Vin)의 전압이 증폭된 신호로 나타나고, PMOS 트랜지스터(MP2)가 턴 온 되어 상기 PMOS 트랜지스터(MP2)의 드레인 단자에 전원전압 VDD가 인가되어 상기 PMOS 트랜지스터(MP2)의 소오스 단자에 전압신호가 나타난다(제 2도 (b)의 포인트 7의 전압변화를 나타낸 그래프 참조).Accordingly, the PMOS transistor MP 1 is turned on and appears as a signal in which the voltage of the internal voltage source Vin is amplified at point 6, and the PMOS transistor MP 2 is turned on to the drain terminal of the PMOS transistor MP 2 . A power supply voltage V DD is applied and a voltage signal appears at the source terminal of the PMOS transistor MP 2 (see the graph showing the voltage change at point 7 in FIG. 2 (b)).
상기 PMOS 트랜지스터(MP2)의 소오스 단자에 나타난 전압신호 약 0V∼5.5V에 따라 직렬로 접속된 NMOS 트랜지스터(MN2)(MN3)는 다이오드 역할을 하게 된다.The NMOS transistors MN 2 and MN 3 connected in series according to the voltage signal of about 0V to 5.5V shown at the source terminal of the PMOS transistor MP 2 serve as diodes.
상기 PMOS 트랜지스터(MP2)의 소오스 단자에 출력되는 전압신호가 링 오실레이터(1)의 포인트 7에 입력된다.The voltage signal output to the source terminal of the PMOS transistor MP 2 is input to the point 7 of the ring oscillator 1.
또한, 포인트 9에 출력되는 신호에 따라 포인트 8로 피이드백 되어 신호가 들어오게 된다.In addition, the signal is fed back to the point 8 according to the signal output to the point 9.
만약, 상기 포인트 8에 로우레벨이 입력되면 NMOS 트랜지스터(MN2)가 오프되고, PMOS 트랜지스터(MP3)가 턴 온 되어 하이레벨의 VDD가 포인트 10으로 입력된다.If the low level is input to the point 8, the NMOS transistor MN 2 is turned off, the PMOS transistor MP 3 is turned on, and the high level V DD is input to the point 10.
상기 포인트 10에 입력된 하이레벨 VDD에 의해 PMOS 트랜지스터(MP4)가 오프되고, NMOS 트랜지스터(MN3)가 턴 온 되어 로우레벨이 포인트 11로 입력된다.The PMOS transistor MP 4 is turned off by the high level V DD input to the point 10, the NMOS transistor MN 3 is turned on, and the low level is input to the point 11.
상기 포인트 11에 입력된 로우레벨 에 의해 NMOS 트랜지스터(MN4)가 오프되고, PMOS 트랜지스터(MP5)가 턴 온 되어 하이레벨 VDD가 포인트 12로 입력된다.The NMOS transistor MN 4 is turned off by the low level input at the point 11, the PMOS transistor MP 5 is turned on, and the high level V DD is input to the point 12.
상기 포인트 12에 입력된 하이레벨 VDD에 의해 PMOS 트랜지스터(MP6)가 오프되고, NMOS 트랜지스터(MN5)가 턴 온 되어 로우레벨이 포인트 13으로 입력된다.The PMOS transistor MP 6 is turned off by the high level V DD input at the point 12, the NMOS transistor MN 5 is turned on, and the low level is input to the point 13.
상기 포인트 13에 입력된 로우레벨에 의해 NMOS 트랜지스터(MN6)가 오프되고, PMOS 트랜지스터(MP7)가 턴 온 되어 포인트 14에 하이레벨 VDD가 포인트 9로 출력되고, 포인트 8로 피이드백 된다.The NMOS transistor MN 6 is turned off by the low level input at the point 13, the PMOS transistor MP 7 is turned on, and the high level V DD is output to the point 9 at the point 14, and fed back to the point 8. .
또한, 포인트 14에 하이레벨 VDD가 버퍼(2)에 저장되어 출력된다.In addition, the high level V DD is stored in the buffer 2 at the point 14 and output.
만약, 상기 포인트 8에 하이레벨 VDD가 입력되면 PMOS 트랜지스터(MP3)가 오프되고, NMOS 트랜지스터(MN2)가 턴 온 되어 로우레벨이 포인트 10로 입력된다.If the high level V DD is input to the point 8, the PMOS transistor MP 3 is turned off, the NMOS transistor MN 2 is turned on, and the low level is input to the point 10.
상기 포인트 10에 입력된 로우레벨에 의해 NMOS 트랜지스터(MN3)가 오프되고, NMOS 트랜지스터(MN4)가 턴 온 되어 하이레벨 VDD가 포인트 11로 입력된다.The NMOS transistor MN 3 is turned off by the low level input at the point 10, the NMOS transistor MN 4 is turned on, and the high level V DD is input to the point 11.
상기 포인트 11에 입력된 하이레벨 VDD에 의해 PMOS 트랜지스터(MP5)가 오프되고, NMOS 트랜지스터(MN4)가 턴 온 되어 로우레벨이 포인트 12로 입력된다.The PMOS transistor MP 5 is turned off by the high level V DD input at the point 11, the NMOS transistor MN 4 is turned on, and the low level is input to the point 12.
상기 포인트 12에 입력된 로우레벨 에 의해 NMOS 트랜지스터(MN5)가 오프되고, PMOS 트랜지스터(MP6)가 턴 온 되어 하이레벨 VDD가 포인트 13으로 입력된다.The NMOS transistor MN 5 is turned off by the low level input at the point 12, the PMOS transistor MP 6 is turned on, and the high level V DD is input to the point 13.
상기 포인트 13에 입력된 하이레벨 VDD에 의해 PMOS 트랜지스터(MP7)가 오프되고, NMOS 트랜지스터(MN6)가 턴 온 되어 포인트 14에 로우레벨이 포인트 9로 출력되고, 포인트 8로 피이드백 된다.The PMOS transistor MP 7 is turned off by the high level V DD inputted at the point 13, the NMOS transistor MN 6 is turned on, and the low level is outputted to the point 9 at point 14, and fed back to the point 8. .
또한, 포인트 14에 로우레벨인 버퍼(2)에 저장되어 출력된다.In addition, it is stored in the low-level buffer 2 at point 14 and output.
제 2도(c)는 제 2도의 포인트 2의 전압변화를 나타낸 그래프이다.FIG. 2 (c) is a graph showing the voltage change at point 2 of FIG.
상술한 바와 같이 본 고안은 전압제어 발진기에 관한 것으로써, 전원전압 VDD에 영향을 덜 받고, 저전압 및 정상전압에서 동일한 주파수 대역을 가짐으로써 주변회로가 간단해지고, MOS 트랜지스터의 문턱전압이 변화하여도 자동적으로 동작점이 조정되어 안정된 주파수 특성을 가진 전압제어 발진기를 얻을 수 있다.As described above, the present invention relates to a voltage controlled oscillator, which is less affected by the power supply voltage V DD , has a same frequency band at low voltage and normal voltage, thereby simplifying the peripheral circuit, and changes the threshold voltage of the MOS transistor. The operating point is also automatically adjusted to obtain a voltage controlled oscillator with stable frequency characteristics.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950031040U KR0121228Y1 (en) | 1995-10-30 | 1995-10-30 | Voltage controlled oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950031040U KR0121228Y1 (en) | 1995-10-30 | 1995-10-30 | Voltage controlled oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970020003U KR970020003U (en) | 1997-05-26 |
| KR0121228Y1 true KR0121228Y1 (en) | 1998-08-17 |
Family
ID=19427437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019950031040U KR0121228Y1 (en) | 1995-10-30 | 1995-10-30 | Voltage controlled oscillator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0121228Y1 (en) |
-
1995
- 1995-10-30 KR KR2019950031040U patent/KR0121228Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970020003U (en) | 1997-05-26 |
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