KR0120924B1 - Warning messages reproduction system - Google Patents

Warning messages reproduction system

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KR0120924B1
KR0120924B1 KR1019900001344A KR900001344A KR0120924B1 KR 0120924 B1 KR0120924 B1 KR 0120924B1 KR 1019900001344 A KR1019900001344 A KR 1019900001344A KR 900001344 A KR900001344 A KR 900001344A KR 0120924 B1 KR0120924 B1 KR 0120924B1
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gate
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clock pulse
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KR1019900001344A
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루버 귄터
호이어 볼프강
오토 말리 한스
뫼쫄트 우베
메쎄슈밋터 루돌프
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막스 가이어,노르베르트 아일러스
블라우풍크트-베르케 게엠바하
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Abstract

A system is described for the reception and reproduction of warning messages by means of broadcast receivers in warning systems, wherein, via an additional signal in the broadcast signal, a warning message can be retrieved from a library of stored warning messages resident in the receiver. <IMAGE>

Description

경보통보를 재생하는 장치Device to play alarm notification

제1도는 본 발명의 실시예의 블럭도.1 is a block diagram of an embodiment of the invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 안테나 2 : 튜너1: antenna 2: tuner

3 : 중간주파 증폭단 4 : 57KHz 필터3: intermediate frequency amplifier stage 4: 57KHz filter

5 : RDS 복조기 6 : RDS 블럭디코더5: RDS demodulator 6: RDS block decoder

7 : 저주파단 8 : 스피커7: low frequency 8: speaker

9,10 : 전치 메모리 11 : 중간 메모리9,10: transpose memory 11: intermediate memory

12 : 부호 변환기 13,14 : 일치회로12: code converter 13,14: coincidence circuit

15 : 어드레스 메모리 16 : 환기음 발생기15 Address Memory 16 Ventilation Sound Generator

17 : 수용 게이트 메모리 18 : 시한 소자17: acceptance gate memory 18: time element

19,27 : 트리거 게이트 20-24 : 클럭 펄스게이트19,27: trigger gate 20-24: clock pulse gate

24-26,30-32 : 제어플립플롭 28 : 트리거버스24-26,30-32: control flip-flop 28: trigger bus

29,33 : AND 게이트 34 : 호출유닛29,33: AND gate 34: calling unit

35 : 경보통보용 메모리 36 : 디스플레이35: memory for alarm notification 36: display

37 : 음성프로세서 38 : OR 회로37: voice processor 38: OR circuit

본 발명은, 청구항 제1항의 상위 개념에 나타난 무선 수신기를 갖추고 있는 경보 장치에 있어서의 경보통보를 재생하는 장치에 관한 것이다.The present invention relates to an apparatus for reproducing an alarm notification in an alarm device equipped with the radio receiver shown in the higher concept of claim 1.

공공용의 교통통보 재생을 위하여 무선 방송국 및 무선 수신기를 이용하는 것은 알려져 있다. 교통 통보는 무선 방송국의 스튜디오에서 아나운서에 아나운서에 의해 방송된다. 이 교통 통보의 전송의 경우, 그 지속시간 중에 부가적으로 125Hz의 특별한 전송 식별신호를 57KHz의 보조 반송파를 통하여 송신한다. 무선 수신기는 이에 의해, 이와 같은 종류의 전송중에 자동적으로 교통 통보의 재생음량의 세기로 높여지는 상태로 이행시킨다. 교통정보의 방송은 긴 소요시간을 필요로 한다. 왜냐하면, 각각의 통보의 음성에 의한 표현은, 정보의 높은 용장도(redundancy) 정도에 의해 특징지어지고 있기 때문이다.It is known to use radio stations and radio receivers for public transport notification reproduction. Traffic notifications are broadcast by the announcer to the announcer in the studio of the radio station. In the case of the transmission of this traffic notification, during the duration, additionally, a 125 Hz special transmission identification signal is transmitted on the secondary carrier of 57 KHz. The radio receiver thereby shifts automatically to the intensity of the reproduction volume of the traffic notification during this kind of transmission. Broadcasting traffic information requires a long time. This is because the voiced expression of each notification is characterized by the high degree of redundancy of the information.

소정의 긴급 상태에서 경우에 따라, 필요로 하는 방송시간이 주어지지 못하는 것이 있다. 이것은 예를 들면 다음의 경우에 발생한다. 즉 방송로에서, 방송되어야할 사람의 집단으로 여러 가지 다른 지시를 짧은 시간에 같은 방송국 또는 같은 방송국 체인을 통하여 전송되어할 때에 발생한다.In some emergency situations, the required broadcast time may not be given. This occurs for example in the following cases. That is, it occurs when various other instructions are transmitted to the group of people to be broadcasted through the same station or the same chain of stations in a short time.

본 발명의 과제는, 경보통보를 위한 수신시간을 단축하는 것이다.An object of the present invention is to reduce the reception time for alarm notification.

이 과제는 청구항 제1항의 특징부분에 나타난 구성에 의해 해결되어 있다.This problem is solved by the configuration shown in the characterizing part of claim 1.

다음에 본 발명의 실시예를 도면을 이용하여 설명한다.Next, an embodiment of the present invention will be described with reference to the drawings.

제1도는 본 발명의 실시예의 블럭도를 나타낸다. 경보 통신의 수신 및 재생을 위한 장치는, 초단파 전파무선 수신기에 접속되어 있다. 이 무선 수신기는 안테나(1)를 통하여, 튜너(2)를 이용하여 세트되어 있는 방송국의 반송파를 수신한다. 반송파에 변조된 신호는 중간 주파수단에서 이 반송파로부터 분리된다. 중간주파수단(3)의 출력으로부터 모든 정보를 포함하는 MPX 신호가 나온다.1 shows a block diagram of an embodiment of the invention. An apparatus for receiving and reproducing alarm communication is connected to a microwave radio receiver. This radio receiver receives the carrier of the broadcasting station set by the tuner 2 via the antenna 1. The signal modulated to the carrier is separated from this carrier at the intermediate frequency stage. From the output of the intermediate frequency stage 3 comes an MPX signal containing all the information.

57KHz 필더(4)가 MPX 신호로부터 57KHz 보조 반송주파수 근방의 신호 성분을 인출한다. 필터(4)의 입력측과 병렬로 통상의 저주파수단(7)이 형성되어 있다. 이 저주파수단은 방송국의 통상의 프로그램 신호를 한층 더 처리하여 스피커(8)로부터 들릴 수 있도록 한다.The 57KHz filter 4 extracts the signal component near the 57KHz auxiliary carrier frequency from the MPX signal. A normal low frequency stage 7 is formed in parallel with the input side of the filter 4. This low frequency stage further processes a normal program signal of a broadcasting station so that it can be heard from the speaker 8.

세트된 방송국을 통하여 프로그램 신호외에, 무선 데이터 신호도, 교통 무선통보도 전송될 때는, 필터 출력측으로부터 진폭 변조되어 있는 57KHz 보조 반송파가 나온다. 이 57KHz 보조 반송파는 특별히 필터에 접속되어 있는 RDS 복조기(5)로 인도된다. 세트된 방송국이 무선 데이터 신호를 전송하는한, 복조기(5)는 RDS 블럭 디코더(6)에 연속적인 펄스를 공급한다. 블록 데이터(6)의 데이터 출력측(a0~a15)에서 블러클럭펄스의 타이밍으로 번갈아 16비트 폭의 데이터 워드가 전출된다. 출력측(b0)으로부터 블럭클럭펄스 그 자체가 인출되어, 출력측(bn)으로부터 블록 번호가 이출된다.When a radio data signal and a traffic radio notice are transmitted in addition to the program signal through the set broadcasting station, a 57 KHz secondary carrier with amplitude modulation is output from the filter output side. This 57 kHz secondary carrier is specifically delivered to an RDS demodulator 5 which is connected to a filter. As long as the set broadcast station transmits a radio data signal, the demodulator 5 supplies a continuous pulse to the RDS block decoder 6. On the data output side a 0 to a 15 of the block data 6, 16-bit wide data words are transferred alternately at the timing of the block clock pulse. The block clock pulse itself is drawn out from the output side b 0 , and the block number is extracted from the output side b n .

데이터 출력측(a0~a15)에 2개의 16비트폭의 전치 메모리(9,10)가 병렬로 접속되어 있다. 전치 메모리(9)와 같이 16비트 폭의 출력측은, 한쪽에서는 중간 메모리(11)의 16비트 폭의 입력측과 접속되어 있고, 다른쪽에서는 부호 변환기(12)의 16비트 폭의 입력측과 접속되어 있다. 이 부호 변환기의 3비트 폭의 출력측은 제1일치회로(13)의 3비트 폭의 입력측(c1~c3)으로 인도되어 있다.Two 16-bit wide pre-memory units 9 and 10 are connected in parallel to the data output side a 0 to a 15 . Like the pre-memory 9, the 16-bit wide output side is connected to the 16-bit wide input side of the intermediate memory 11 on one side, and the 16-bit wide input side of the code converter 12 on the other side. . The 3-bit wide output side of the code converter is led to the 3-bit wide input sides c 1 to c 3 of the first matching circuit 13.

제2전치 메모리(10)의 16비트 폭의 데이터 출력측은 제2일치회로(14)의 입력측과 접속되어 있다. 이 일치회로의 다른 입력측에서는 16비트 폭의 어드레스 메모리(15)가 접속되어 있고, 이 어드레스메모리(15)내에는 경보장치의 어드레스가 고정적으로 기억되어 있다.The 16-bit wide data output side of the second preamble memory 10 is connected to the input side of the second matching circuit 14. On the other input side of this coincidence circuit, a 16-bit wide address memory 15 is connected, and the address of the alarm device is fixedly stored in the address memory 15.

제2일치회로(14)의 1비트 폭의 출력측은, 한 쪽에서는 환기음 발생기(16)와 접속되어 있고, 다른 쪽에서는 수용 게이트회로(17)의 제1제어 입력측으로 인도되어 있다. 이 수용 게이트회로의 출력선로는 중간 메모리(11)에 수령입력으로 접속되어 있다. 수용 게이트회로(17)의 제2제어 입력측은, 클럭펄스게이트(23)로부터 시한소자(18) 및 제1트리거 게이트(19)를 통하여 제어된다.The output side of the one-bit width of the second matching circuit 14 is connected to the ventilation sound generator 16 on one side, and is led to the first control input side of the accommodation gate circuit 17 on the other side. The output line of this accommodation gate circuit is connected to the intermediate memory 11 as a reception input. The second control input side of the accommodation gate circuit 17 is controlled from the clock pulse gate 23 via the time element 18 and the first trigger gate 19.

수용 게이트 회로(17)의 제3에서 입력측은 제1일치회로(13)의 1비트 폭의 출력측과 접속되어 있다.In the third of the accommodation gate circuit 17, the input side is connected to the output side of the one-bit width of the first matching circuit 13.

제1일치회로(13)의 다른 3개의 데이터 입력측(d1~d3)은 3개의 제어 플립플롭(24,25,26)으 출력측과 접속되어 있다. 이들 플립플롭은 각각, LSB(최하의 비트)용의 출력측에 인접하는 불럭 디코더(6)의 데이터 출력측(a2,a3,a4)으로부터의 데이터를 그 수령입력측이 클럭펄스게이트(21)에 이해 제어될 때에 수령한다.The other three data input sides d 1 to d 3 of the first matching circuit 13 are connected to the output side by three control flip-flops 24, 25 and 26. Each of these flip-flops has data from the data output side (a 2 , a 3 , a 4 ) of the block decoder 6 adjacent to the output side for the LSB (least significant bit). It is received when it is controlled by understanding.

블럭 디코더(6)로부터 전치 메모리(9)로의 데이터 수령을 위하여, 전치 메모리(9)의 수령입력측은, 제1트리거게이트(19)를 통하여 클럭펄스게이트(23)로부터 제어된다. 또한 전치 메모리(10)안에 수령을 위하여 이전치 메모리의 수령입력측이 제2트리거게이트(27)를 통하여 클럭펄스게이트(22)로부터 제어된다. 단 이 동작이 행해지는 것은, 미리 클럭펄스게이트(20)가 이 장치에 있어서의 모든 제어 플립플롭의 양방의 전치 메모리(9,10)의 리세트를 행한 후에 있어서이다.In order to receive data from the block decoder 6 to the pre-memory 9, the receiving input side of the pre-memory 9 is controlled from the clock pulse gate 23 via the first trigger gate 19. In addition, the receiving input side of the preceding memory is controlled from the clock pulse gate 22 through the second trigger gate 27 for receiving in the preceding memory 10. However, this operation is performed after the clock pulse gate 20 resets the pre-memories 9 and 10 of all the control flip-flops in this apparatus in advance.

양방의 트리거게이트(19,27)의 제2입력측은 트리거버스(28)에 접속되어 있다. 이 트리거버스는 AND 게이트(29)의 출력측과 접속되어 있다. 앤드리게이트(29)는 다른 3개의 제어 플립플롭(30,31,32)으로부터 제어된다. 3개 가운데 제어 플립플롭(32)이 입력측에서 제2AND 게이트(33)를 통하여, MSB(최상위 비트)를 포함하는 블럭 디코더의 최초의 5개의 데이터 출력측(a15~a11)과 접속되어 있다. 다른 제어 플립플롭(30)은 LSB 데이터 출력측(a0)과 접속되어 있다. 또한 제어측 플립플롭(30)은 블록데이터(6)의 a0에 직접 인접하는 데이터 출력측(a1)과 접속되어 있다.The second input side of both trigger gates 19 and 27 is connected to the trigger bus 28. This trigger bus is connected to the output side of the AND gate 29. The AND gate 29 is controlled from the other three control flip flops 30, 31 and 32. The control flip-flop 32 of the three is connected to the first five data output sides a 15 to a 11 of the block decoder including the MSB (most significant bit) through the second AND gate 33 at the input side. The other control flip-flop 30 is connected to the LSB data output side a 0 . The control flip-flop 30 is also connected to the data output side a 1 directly adjacent to a 0 of the block data 6.

클럭펄스게이트(20-23)는 입력측이 한 쪽에서는 블럭 디코더(6)의 블럭클럭펄스 출력측(b0)과 접속되어 있고, 다른 쪽은 블록디코더(6)의 블럭 번호 출력측(bn)과 접속되어 있다.The clock pulse gates 20-23 are connected at one input side to the block clock pulse output side b 0 of the block decoder 6, and at the other side thereof to the block number output side b n of the block decoder 6. Connected.

전술의 회로는 다음과 같이 동작한다.The circuit described above operates as follows.

이 초단파 무선 신호기는 1개의 RDS방송국으로 동조하면 57KHz 보조 반송파를 통하여 디지털 데이터의 연속하는 흐름을 수신한다. 이들의 데이터는 우선 수신기를 방송국으로 동기시키기 위해서 다음에 방송국으로부터 수신기로의 전송로에 발생한 에러의 보정을 위하고, 마지막에 이 무선 수신기를 위한 이에 접속되어 있는 주변기기를 위한 제어신호의 전송을 위하여 이용된다. 이 실시예의 경우, 고정된 경보 통보용의 메모리(35)를 갖는 라이브러리가 제어될 주변기기를 구성한다.When tuned to one RDS station, this microwave radio signal receives a continuous flow of digital data on a 57 kHz secondary carrier. These data are first used to synchronize the receiver to the broadcast station, then to correct errors in the transmission path from the broadcast station to the receiver, and finally to transmit control signals for the peripherals connected to it for this radio receiver. Is used. For this embodiment, a library having a memory 35 for fixed alert notification constitutes a peripheral to be controlled.

RDS 규격에 의해 주변기기를 위한 제어신호가 RDS 신호의 9군에 있어서 전송되고, 또한 연속하는 데이터류의 안으로 소정의 시간간격으로 연속적으로 반복한다. 9군의 제어신호도, 다른 군의 신호와 동일하게, 4개의 서로 이어지는 블럭에 분할되어 있다. 클럭펄스게이트(20-23)의 각 1개가 이들의 블럭중 1개에 배속되어 있다. 제1블럭에 소속하는 클럭펄스게이트(20)를 통하여, 전부 6개의 제어 플립플롭(24-26,30-32) 및 전치 메모리(9,10)가 리세트 된다.According to the RDS standard, control signals for peripheral devices are transmitted in 9 groups of RDS signals, and are continuously repeated at predetermined time intervals into successive data streams. Nine groups of control signals are also divided into four successive blocks, similarly to the signals of the other groups. Each one of the clock pulse gates 20-23 is assigned to one of these blocks. Through the clock pulse gates 20 belonging to the first block, all six control flip-flops 24-26, 30-32 and the pre- memories 9, 10 are reset.

제2블럭에 소속하는 클럭펄스게이트(21)에 의해 제어 플립플롭(24-26,30-32)이, 블럭디코더(6)의 각 소속의 데이터 출력측에서의 비트의 수령을 위하여 작동된다. 제2블럭에 있어서 제어 플립플롭(32)이 9군에대한 신호를 식별하면, 이 플립플롭의 출력신호가 제 1 AND 게이트(29)를 다음과 같이 준비한다. 즉 제3군에 소속하는 클럭펄스게이트(22)로부터의 클럭펄스를 전송하는 게이트로서, 트리거게이트(27)를 통하여 전치 메모리(10)로 전송하고, 또한 제4블럭에 소속하는 클럭펄스게이트(23)로부터의 클럭펄스를 트리거게이트(23)로부터의 클럭펄스를 트리거게이트(19)를 통하여, 한 쪽에서는 전송펄스로서의 전치메모리(9)에 전송하고, 다른 쪽에서는 시한소자(18) 및 수용 게이트(17)를 통하여 중간 메모리(11)로 전송하도록 준비한다.The control flip-flops 24-26 and 30-32 are operated by the clock pulse gates 21 belonging to the second block to receive the bits on the data output side of each of the block decoders 6. When the control flip-flop 32 identifies signals for the 9 groups in the second block, the output signal of the flip-flop prepares the first AND gate 29 as follows. That is, as a gate for transmitting clock pulses from the clock pulse gates 22 belonging to the third group, the clock pulse gates are transferred to the pre-memory memory 10 through the trigger gate 27 and also belong to the fourth block. The clock pulse from the gate 23 is transferred to the pre-memory 9 as a transfer pulse on the one side through the trigger gate 19, and the time element 18 and the receiver on the other side. It is prepared to transfer to the intermediate memory 11 through the gate 17.

클럭펄스 게이트(22)로부터의 전송펄스에 의해 블럭 디코더(6)의 모든 출력측(a0~a15)의 상태가 제3블럭 동작의 중간에, 전치 메모리(10)안으로 전송된다. 막힌 출력측은 조합은 장치의 어드레스를 형성한다. 이 어드레스가 어드레스 메모리(15) 안에 파일되어 있는 장치 어드레스와 일치하면, 일치회로(14)의 출력측에 제어회로가 나타난다.The transfer pulses from the clock pulse gate 22 transfer the states of all output sides a 0 to a 15 of the block decoder 6 into the pre-memory 10 in the middle of the third block operation. The blocked output side combinations form the address of the device. If this address matches the device address filed in the address memory 15, a control circuit appears on the output side of the coincidence circuit 14.

이 제어신호는 환기음 발생기(16)를 통하여 환기음을 트리거하고, 다른 쪽에서는 수용 게이트(17)를 미리록 해재한다. 환기음의 재생을 위하여 무선 장치의 스피커(8)가 OR 회로(38)를 통하여 이용된다. 그러나 이것은 반드시 필수 구성은 아니다.This control signal triggers the ventilation sound through the ventilation sound generator 16, and unlocks the accommodating gate 17 in advance. The speaker 8 of the wireless device is used through the OR circuit 38 for the reproduction of the ventilation sound. However, this is not necessarily a required configuration.

클럭펄스 게이트(23)로부터의 전송펄스에 의해 블럭디코더(6)의 모든 출력측(a0~a15)의 상태가 제4블럭의 동작 중간에 전치 메모리(9)의 안으로 전송된다. 이 정보로부터 한 쪽에서는 부호 변환기(12)에 있어서 3비트 폭의 키워드가 산출된다. 이 키워드가 제어 플립플롭(24,25,26)-이들의 제어 플립플롭은 제2블럭에 소속하는 클럭펄스게이트(21)로부터의 클럭 펄스에 의해 이 세트되어 있었다-이 출력신호와 일치하면, 다음에 일치회로(13)는 수용 게이트(17)에서의 이 제2입력측도 트리거한다. 이 결과, 시한소자(18)에 의해 만연된 제4블럭에 배속되어 있는 전송 펄스가 전치 메모리(9)안에 기억되어 있는 정보를 중간 메모리(11)로 전송한다.By the transfer pulse from the clock pulse gate 23, the states of all output sides a 0 to a 15 of the block decoder 6 are transferred into the pre-memory 9 in the middle of the operation of the fourth block. On one side of this information, a 3-bit wide keyword is calculated in the code converter 12. If this keyword is set to control flip-flops 24, 25, and 26, these control flip-flops were set by the clock pulses from the clock pulse gates 21 belonging to the second block-if they match the output signal, The coincidence circuit 13 then triggers this second input side at the receiving gate 17 as well. As a result, the transfer pulse assigned to the fourth block prevailing by the time element 18 transfers the information stored in the transpose memory 9 to the intermediate memory 11.

중간 메모리(11)의 출력측은 주변기기로의 인터페이스를 구성한다. 이 주변기기에 있어서, 고정된 경보통보용 메모리(35)가 라이브러리를 형성한다. 호출 유닛(34)이 중간 메모리(11)의 수용된 출력측에 의거하여 정해진 경보통보를 선댁한다. 이 경보통보는 다음에 예를 들면 디스플레이(36)를 통하여 송출된다. 상기 선택이 종료하면, 리세트 선을 통하여 중간 메모리(11)의 소거가 호출 유니트(34)에 의해 행해진다.The output side of the intermediate memory 11 constitutes an interface to the peripheral device. In this peripheral device, a fixed alarm notification memory 35 forms a library. The calling unit 34 selects a predetermined alarm notification based on the received output side of the intermediate memory 11. This alarm notification is then sent out via the display 36, for example. When the selection is completed, the erasing of the intermediate memory 11 is performed by the calling unit 34 via the reset line.

경보통보를 동시에 음성프로세서(37)를 통하여 송출할 경우에는, 음성 재생을 위하여, 라디오 장치의 스피커(8)를 OR 회로(38)를 통하여 조작한다. 음성 프로세서를 통하여 경보통보의 송출을 필요로하는 시간은 본 발명에 의해 다음의 목적에 이용된다. 즉 동종의 구성의 다른 장치에 있어서, 미리 기억된 다른 경보통보의 송출을 개시하기 위하여 이용된다. 이에 의해서 본 발명의 과제가 완전히 해결된다.When the alarm notification is simultaneously sent out through the voice processor 37, the speaker 8 of the radio device is operated through the OR circuit 38 for sound reproduction. The time required for sending out the alarm notification through the voice processor is used by the present invention for the following purposes. That is, in another apparatus of the same structure, it is used to start sending out the previously stored other alarm notification. Thereby, the subject of this invention is solved completely.

본 발명에 의해, 경보통보를 위한 수신시간의 단축된 구성이 제공된다.According to the present invention, a shortened configuration of a reception time for alarm notification is provided.

Claims (1)

57KHz 필터(4)에 의해 여파되는 보조 반소파를 위한 진폭 복조기(5)를 구비한 무선 수신기(1,2,3,7,8)가 장치되어 있는 경보통보 재생장치에 있어서, 상기 복조기(5)에 무선 데이터 신호 블럭디코더(6)가 후치접속되어 있으며, 이 블럭 복조기는 16비트 폭의 중간 메모리(11)를 포함하는 인터페이스를 통하여 메모리(35)안에 설정되어 있는 복수개의 경보통보 중의 하나가 선택 및 재생제어하도록 하고, 또한 중간 메모리(11)는 입력측에서 16비트 폭의 전치 메모리(9)와 접속되어 있으며, 한편, 이 중간 메모리의 수령 입력측은 수용 게이트(17)에 접속되어 있으며, 이 수용 게이트는 시한소자(18) 및 제1트리거 게이트(19)를 통하여 전송 펄스를 클럭펄스게이트(23)로부터 공급받도록 하고, 또한 상기 수용 게이트(17)의 제1제어 입력측이 제2일치회로(14)와 접속되어 있으며, 또한 이 수용 게이트(17)의 제3제어 입력측이 제1일치회로(13)와 접속되어 있으며, 또한, 제2일치회로(14)가 한 쪽에서는 경보장치의 어드레스를 갖는 메모리(15)와 접속되어 있으며, 다른 쪽에서는 제2전치 메모리(10)의 16비트 폭의 출력측에 접속되어 있으며, 또한 제1일치회로(13)의 3개의 데이터 입력측(d1~d3)이 3개의 제어 플립플롭(24,25,26)과 접속되어 있으며, 또한 다른 3개의 데이터 입력측(c1~c3)이 부호 변환기(12)의 3비트 폭의 출력측과 접속되어 있고, 이 부호 변환기는 그16비트 폭의 입력측이 제1전치 메모리(9)의 출력측에 접속되어 있고, 또한 제1 및 제2전치 메모리(9,10)가 병렬로 상기 블럭디코더의 16비트 폭의 데이터 출력측과 접속되어 있으며, 또한 제1전치 메모리(9)의 수령입력측이 제1트리거게이트(19)를 통하여 제4클럭펄스게이트(23)와 접속되어 있으며, 제2전치메모리(10)의 수령입력측이 제2트리거게이트(27)를 통하여 제3클럭펄스게이트(22)와 접속되어 있고, 양방의 전치 메모리의 리세트 입력측과 세어 플립플롭(24,25,26,30,31,32)의 리세트 입력측이 제1클럭펄스게이트(20)와 접속되어 있고, 모든 제어 플립플롭의 수령입력측이 제2클럭펄스게이트(21)와 접속되어 있으며, 또한 모든 4개의 클럭펄스게이트가 블록번호버스 및 블록클럭버스를 통하여 블러디코더의 상응하는 출력측(b0,bn)과 접속되어 있으며, 또한 양방의 트리거게이트(19,27)의 제2입력측이 트리거버스(28)와 접속되어 있으며, 이 트리거버스는 제1AND 게이트(29)를 통해서 다른 3개의 제어 플립플롭(30,31,32)의 출력측에 접속되어 있으며, 또한 이 3개의 제어 플립플롭중의 제1제어 플립플롭(32)의 데이터 입력측이 제2AND 회로(33)를 통하여 블럭디코더(6)의 최상위 비트데이터(a15) 및 이것에 인접하는 4개의 데이터 출력측(a14~a11)과 접속되어 있으며, 또한 상기 3개의 플립플롭중의 제2제어 플립플롭(31)의 데이터 입력측이 최하위 비트데이터 출력측(a0)과 접속되어 있으며, 또한 그 이외의 제어 플립플롭(30,26,25,24)의 데이터 입력측이 블럭디코더(6)의 이 최하위 비트데이터 출력측에서 증가순으로 인접하는 데이터 출력측(a1~a4)과 접속되어 있는 것을 특징으로 하는 경보통보를 재생하는 장치.In the alarm notification reproducing apparatus equipped with the radio receivers 1, 2, 3, 7, and 8 having an amplitude demodulator 5 for auxiliary half-waves filtered by a 57 KHz filter 4, the demodulator 5 The wireless data signal block decoder 6 is post-connected, and one of the plurality of alarm notifications set in the memory 35 is provided via an interface including an intermediate memory 11 having a 16-bit width. The intermediate memory 11 is connected to the pre-memory memory 9 having a width of 16 bits on the input side, while the receiving input side of the intermediate memory is connected to the receiving gate 17. The accommodation gate receives the transfer pulse from the clock pulse gate 23 through the time element 18 and the first trigger gate 19, and the first control input side of the accommodation gate 17 is configured as a second matching circuit ( 14), and The third control input side of the accommodation gate 17 is connected to the first matching circuit 13, and the second matching circuit 14 is connected to the memory 15 having the address of the alarm device on one side. The other side is connected to the 16-bit wide output side of the second preamble memory 10, and the three data input sides d 1 to d 3 of the first matching circuit 13 are three control flip-flops. (24, 25, 26), and the other three data input sides c 1 to c 3 are connected to the output side of the 3-bit width of the code converter 12, and the code converter is 16-bit wide. Is connected to the output side of the first pre-memory memory 9, and the first and second pre-memory memories 9 and 10 are connected in parallel to the data output side of the 16-bit width of the block decoder. The receiving input side of the first pre-memory 9 is connected to the fourth clock pulse gate 23 through the first trigger gate 19. The receiving input side of the second pre-memory memory 10 is connected to the third clock pulse gate 22 through the second trigger gate 27, and the flip-flop 24 counts with the reset input side of both pre-memory memories. The reset input side of (25, 26, 30, 31, 32) is connected to the first clock pulse gate 20, and the receiving input side of all control flip-flops is connected to the second clock pulse gate (21), In addition, all four clock pulse gates are connected to the corresponding output sides b 0 and b n of the blood decoder through the block number bus and the block clock bus, and the second input sides of both trigger gates 19 and 27 are connected. It is connected to the trigger bus 28, which is connected to the output side of the other three control flip flops 30, 31, and 32 through the first AND gate 29, and among these three control flip flops. The data input side of the first control flip-flop 32 via the second AND circuit 33 The second control flip-flop 31 is connected to the most significant bit data a 15 of the block decoder 6 and the four data output sides a 14 to a 11 adjacent thereto. Is connected to the least significant bit data output side a 0 , and the data input side of the other control flip-flops 30, 26, 25, and 24 is increased at this least significant bit data output side of the block decoder 6. An apparatus for reproducing an alarm notification, characterized in that it is connected to an adjacent data output side (a 1 to a 4 ) in order.
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