KR0120723B1 - Switch circuit for monolithic microwave integrated circuits - Google Patents

Switch circuit for monolithic microwave integrated circuits

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KR0120723B1 KR1019940033883A KR19940033883A KR0120723B1 KR 0120723 B1 KR0120723 B1 KR 0120723B1 KR 1019940033883 A KR1019940033883 A KR 1019940033883A KR 19940033883 A KR19940033883 A KR 19940033883A KR 0120723 B1 KR0120723 B1 KR 0120723B1
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Abstract

a first depletion mode MOSFET(201) having a gate where an input signal is inputted and a drain where an output signal is outputted; a first resistor(202) for drain bias of the first depletion mode MOSFET(201) which is connected between the drain of the first depletion mode MOSFET(201) and a positive voltage(Vdd); a second depletion mode MOSFET(203) having a drain connected to the positive voltage(Vdd), a source connected to the source of the first depletion mode MOSFET(201) and a gate connected to an intermittence control voltage(Vc); a second resistor(204) for gate bias of the second depletion mode MOSFET(203) which is connected between the gate of the second depletion mode MOSFET(203) and a ground; a constant current source(205) connected between the sources of the depletion mode MOSFETs(201, 203) and the ground; a bypass capacitor(206) which is connected in parallel with the constant current source(205) between the constant current source(205) and the ground and flows a RF signal to the ground; and a third resistor(207) for gate bias of the first depletion mode MOSFET(201) which is connected between the first depletion mode MOSFET(201) and the ground.

Description

모노리식 마이크로 웨이브 집적회로용 스위치 회로(SWICH CIRCUIT FOR MONOLITHC MICROWAVE INTERRATED CIRCUITS)SWICH CIRCUIT FOR MONOLITHC MICROWAVE INTERRATED CIRCUITS

제1도는 공핍형 FET를 이용한 종래의 스위치 회로를 나타낸 도면.1 shows a conventional switch circuit using a depletion FET.

제2도는 공핍형 FET를 이용한 본 발명의 스위치 회로를 나타낸 도면.2 shows a switch circuit of the present invention using a depletion FET.

제3도는 ON/OFF에 따른 본 발명의 전력 이득 특성을 나타낸 도면.3 is a diagram showing a power gain characteristic of the present invention according to ON / OFF.

본 발명은 능동소자로서 갈륨비소(GaAs)금속-반도체 전계효과 트랜지스터(metal-semiconductor field effect tansistor : MESFET)를 갖는 모노리식 마이크로 웨이브 집적회로(monolithic microwave integrated circuits : MMIC)등에서 입력신호의 단속(intermittence)을 위한 스위치 회로에 관한 것으로 특히, 양의 전원 전압(positive voltage)의 공급만이 허용되는 회로에서 사용되는, 공핍형 n-채널 MOSFET(depletion mode n-channel metal oxide semiconductor field effet transistor)로 구성된 스위치 회로에 관한 것이다.The present invention relates to intermittence of input signals in monolithic microwave integrated circuits (MMICs) having gallium arsenide (GaAs) metal-semiconductor field effect tansistors (MESFETs) as active devices. And a depletion mode n-channel metal oxide semiconductor field effet transistor (MOSFET) used in circuits that allow only a positive supply of positive voltage. It relates to a switch circuit.

MMIC에서, 양의 전원 전압만이 허용되는 경우에는, 입력신호의 단속을 위한 스위치 회로로서, 일반적으로 공핍형 MOSFET에 비해 그 구조가 복잡하고 또 그 공정이 까다로운 증가형(enhancement mode) n-채널 MOSFET를 사용해야 한다.In MMICs, when only positive supply voltages are allowed, a switch circuit for the interruption of the input signal, typically an enhancement mode n-channel that is more complex and difficult to process than a depletion MOSFET. MOSFETs must be used.

상기 스위치 회로로서 공핍형 n-채널 MOSFET(이하, 'D-FET'라함)를 사용하려는 경우에는 별도의 음의 전원 전압(negative voltage)의 공급이 요구된다.In the case of using a depletion n-channel MOSFET (hereinafter, referred to as 'D-FET') as the switch circuit, supply of a separate negative supply voltage is required.

제1도는 D-FET로 이루어진 종래의 스위치 회로를 나타내고 있다.Figure 1 shows a conventional switch circuit consisting of a D-FET.

제1도는 참조하여 종래의 기술에 대해 설명하면 다음과 같다.1 illustrates a conventional technology with reference to the following.

종래의 스위치 회로는 D-FET(101)와, 이 D-FET(101)의 드레인과 양의 전원(Vdd) 사이에 연결되는 드레인 바이어스용 저항(102)과, 상기 D-FET(101)의 소오스와 접지 사이에 연결되는 자기 바이어스용 저항(103)과, 이 자기 바이어스용 저항(103)과 벙렬로 연결되어 RF 신호를 접지로 흘려 보내는 바이패스용 커패시터(104)와, 단속 조절용 전원(Vc)과 상기 D-FET(101)의 게이트 사이에 연결되는 게이트 바이어스용 저항(105)과, 상기 단속 조절용 전원(Vc)과 접지 사이에 연결되는 단속 바이어스용 저항(106)으로 구성된다.The conventional switch circuit includes a D-FET 101, a drain bias resistor 102 connected between the drain of the D-FET 101 and the positive power supply V dd , and the D-FET 101. A self-biasing resistor 103 connected between the source and the ground, a bypass capacitor 104 connected in parallel with the self-biasing resistor 103 to flow an RF signal to ground, and a power supply for intermittent adjustment ( V c ) and a gate bias resistor 105 connected between the gate of the D-FET 101 and an intermittent bias resistor 106 connected between the interrupt control power supply V c and ground. .

제1도에서, 도면부호 in 및 out은 입력신호가 입력되는 입력단과 출력신호가 출력되는 출력단을 각각 나타낸다.In FIG. 1, reference numerals in and out denote an input terminal to which an input signal is input and an output terminal to which an output signal is output, respectively.

이와 같은 스위치 회로에서, 입력신호는 D-FET(101)의 게이트로 인가되고 출력되는 D-FET(101)는의 드레인에서 얻어진다.In such a switch circuit, an input signal is applied to the gate of the D-FET 101 and is obtained at the drain of the D-FET 101 which is output.

이 회로에 있어서, 단속 조절용 전원(Vc)이 D-FET(101)의 임계 전압(Vt) 이상으로 가해지면 D-FET(101)는 증폭 모드(amplification mode)로 되고, 상기 임계 전압(Vt) 이하로 가해지면 차단 모드(cut-off mode)로 된다.In this circuit, when the intermittent regulation power supply V c is applied above the threshold voltage V t of the D-FET 101, the D-FET 101 enters an amplification mode, and the threshold voltage ( When applied below V t ), it is cut-off mode.

그런데, D-FET(101)은 임계 전압 (Vt)이 음의 값이므로 스위치 기능을 구현하기 위해서는, 앞에서 설명된 바와 같이, 단속 조절용 전원(Vc)으로서 음의 전압과 공급이 필요하게 된다.However, since the threshold voltage V t is a negative value, the D-FET 101 requires a negative voltage and a supply as the intermittent regulation power supply V c , as described above, in order to implement a switch function. .

본 발명의 목적은 양의 전원 전압만이 공급되는 초고주파 모노리식 집적회로에서 양의 전압으로 동작하는 것이가능한 D-FET스위치 회로를 제공하는 것이다.It is an object of the present invention to provide a D-FET switch circuit capable of operating with a positive voltage in an ultrahigh frequency monolithic integrated circuit where only a positive supply voltage is supplied.

이와 같은 목적을 달성하기 위한 본 발명의 스위치 회로는 입력신호가 입력되는 게이트와, 출력신호가 출력되는 드레인을 갖는 제1D-FET와; 제1D-FET의 드레인과 양의 전원(Vdd)사이에 연결되는, 상기 제1D-FET의 드레인 바이어스용 제1저항과; 상기 양의 전원(Vdd)에 연결되는 드레인과, 상기 제1D-FET의 소오스에 연결되는 소오스 및, 단속 조절용 전원(Vc)에 연결되는 게이트를 갖는 제2D-FET와; 상기 제2D-FET의 게이트와 접지 사이에 연결되는, 상기 제2D-FET의 게이트 바이어스용 제1저항과; 상기 제1 및 제2D-FET의 소오스들과 상기 접지 사이에 정전류원과; 상기 제3D-FET의 드레인과 상기 접지 사이에서 상기 제3D-FET와 병렬로 연결되고, 그리고 RF 신호를 접지로 흘려 보내는 바이어스용 커패시터와; 상기 제1D-FET의 게이트와 상기 접지 사이에 연결되는, 상기 제1D-FET의 게이트 바이어스용 제3저항으로 구성된다.The switch circuit of the present invention for achieving the above object comprises a first D-FET having a gate to which the input signal is input, and a drain to which the output signal is output; A first resistor for drain bias of the first D-FET connected between the drain of the first D-FET and the positive power supply V dd ; A second D-FET having a drain connected to the positive power supply V dd , a source connected to a source of the first D-FET, and a gate connected to an intermittent regulation power supply V c ; A first resistor for the gate bias of the second D-FET connected between the gate and ground of the second D-FET; A constant current source between the sources of the first and second D-FETs and the ground; A bias capacitor connected in parallel with the 3D-FET between the drain of the 3D-FET and the ground and for flowing an RF signal to ground; And a third resistor for the gate bias of the first D-FET connected between the gate of the first D-FET and the ground.

본 발명의 회로에 있어서, 상기 정전류원은 상기 제1 및 제2D-FET의 소오스들에 연결되는 드레인과 상기 접지에 각각 연결되는 소오스 및 게이트를 갖는 D-FET를 포함한다.In the circuit of the present invention, the constant current source includes a D-FET having a drain connected to the sources of the first and second D-FETs and a source and a gate connected to the ground, respectively.

이하, 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 설명하겠다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 따른 스위치 회로의 구성을 나타낸 회로도이다.2 is a circuit diagram showing the configuration of a switch circuit according to the present invention.

제2도를 참조하여, 본 발명의 스위치 회로는 : 게이트로 입력신호가 입력되고, 드레인으로 출력신호가 출력되는 제1D-FET(201)와; 소오스가 제1D-FET(201)의 소오스에 연결되고, 드레인이 양의 전원(Vdd)에 연결되며, 게이트가 단속 조절용 전원(Vc)에 연결되는 제2D-FET(203)와; 드레인이 제1 및 제2D-FET(201,203)의 소오스들에 연결되고, 소오스 및 게이트가 접지에 각각 연결되며, 그리고 정전류원으로서 작용하는 제3D-FET(205)를 포함한다.Referring to FIG. 2, the switch circuit of the present invention comprises: a first D-FET 201 for inputting an input signal to a gate and an output signal to a drain; A second D-FET 203 having a source connected to the source of the first D-FET 201, a drain connected to the positive power supply V dd , and a gate connected to the intermittent regulation power supply V c ; The drain includes a third D-FET 205 connected to the sources of the first and second D-FETs 201 and 203, the source and the gate connected to ground, respectively, and serving as a constant current source.

제1D-FET(201)의 드레인과 양의 전원(Vdd) 사이에는, 제1D-FET(201)의 드레인 바이어스용 제1저항(202)이 연결된다.The first resistor 202 for the drain bias of the first D-FET 201 is connected between the drain of the first D-FET 201 and the positive power supply V dd .

제2D-FET(203)의 게이트와 접지 사이에는, 제2D-FET(203)의 게이트 바이어스용 제2저항(204)이 연결된다.A second resistor 204 for the gate bias of the second D-FET 203 is connected between the gate and the ground of the second D-FET 203.

제3D-FET(205)의 드레인과 접지 사이에는, RF 신호를 접지로 흘려 보내는 바이패스용 커패시터(206)가 제3D-FET(205)와 병렬로 연결된다.Between the drain of the 3D-FET 205 and the ground, a bypass capacitor 206 for flowing an RF signal to ground is connected in parallel with the 3D-FET 205.

제1D-FET(201)의 게이트와 접지 사이에는, 제1D-FET(201)의 게이트 바이어스용 제3저항(207)이 연결된다.A third resistor 207 for the gate bias of the first D-FET 201 is connected between the gate and the ground of the first D-FET 201.

제2도에서, 도면부호 in 및 out은 입력신호가 입력되는 입력단과 출력신호가 출력되는 출력단을 각각 나타낸다.In Fig. 2, reference numerals in and out denote input terminals to which input signals are input and output terminals to which output signals are output, respectively.

이와 같은 구성을 갖는 본 발명의 스위치 회로에 있어서, 먼저, 단속 조절용 전원 전압(Vc)이 0일 때에는, 정전류원으로서 작용하는 제3D-FET(205)의 전압 강하에 의해, 제1 및 제2D-FET(201, 203)의 소오스들에서 제1D-FET(201)의 임계 전압(Vt)의 절대값보다 작은 양의 바이어스(Vs)가 걸리게 되면 제1D-FET(201)는 증폭 모드로 되어서 입력신호를 소정의 이득으로 증폭하여 출력하게 된다.In the switch circuit of the present invention having such a configuration, first, when the intermittent adjustment power supply voltage V c is 0, the first and the first voltages are reduced by the voltage drop of the 3D-FET 205 serving as a constant current source. The first D-FET 201 amplifies if a bias (V s ) is applied that is less than the absolute value of the threshold voltage V t of the first D-FET 201 in the sources of the 2D-FETs 201 and 203. In this mode, the input signal is amplified with a predetermined gain and output.

이와 같은 상태에서, 단속 조절용 전원 전압(Vc)을 증가시키면, 제2D-FET(203)의 드레인-소오스 전류(Ids)가 증가하게 된다.In this state, when the intermittent adjustment power supply voltage V c is increased, the drain-source current I ds of the second D-FET 203 increases.

이때, 정전류원으로서 작용하는 제3D-FET(205)의 드레인-소오스 전류(Ids)는 일정하므로 제1D-FET(201)의 드레인-소오스 전류(Ids)는 제3D-FET(205)에서의 드레인-소오스 전류(Ids)의 증가량 만큼 감소되어야 한다.At this time, the drain of the 3D-FET (205) acting as a constant current source-source current (I ds) is constant, so the drain of the 1D-FET (201) - the source current (I ds) is the 3D-FET (205) Must be reduced by an increase in the drain-source current I ds at.

따라서, 제1D-FET(201)에서, 드레인-소오스 전류(Ids)의 감소를 위해 그것의 소오스 전압(Vs)이 증가하게 된다.Thus, in the first D-FET 201, its source voltage V s is increased for the reduction of the drain-source current I ds .

이때, 제1D-FET(201)의 소오스 전압(Vs)이 그것의 임계 전압(Vt) 보다 커지게 되면, 제1D-FET(201)는 핀치-오프(pinch-off)모드로 되어 출력단(out)으로부터는 출력신호가 출력되지 않는다.At this time, when the source voltage V s of the first D-FET 201 becomes greater than its threshold voltage V t , the first D-FET 201 is in the pinch-off mode and the output terminal The output signal is not output from (out).

제3도는 본 발명의 회로에 주파수 830MHz, -30dBm의 입력신호를 제공했을 때의 전력 이득 특성을 나타낸 것으로, 스위치 오프(switch off) 상태에서의 전력 이득은 스위치 온(switch on) 상태에서의 전력 이득(-2dB) 보다 28dB이 더 작은 -30dB이었다.Figure 3 shows the power gain characteristics when the input signal of frequency 830MHz, -30dBm is provided to the circuit of the present invention. The power gain in the switch off state is the power in the switch on state. It was -30dB, which is 28dB less than gain (-2dB).

상술한 바와 같이, 본 발명의 스위치 회로는 음의 전압을 사용하지 않고, 양의 전압만을 이용하여 동작 될 수 있기 때문에, 구조가 복잡하고 그의 제조공정이 까다로운 증가형 n-채널 MOSFET를 사용하지 않고 비교적 구조가 간단하고 그의 제조공정이 용이한 일반적인 공핍형 n-채널 MOSFET를 사용하여 구현될 수 있다.As described above, the switch circuit of the present invention can be operated using only a positive voltage without using a negative voltage, and therefore, without using an increased n-channel MOSFET having a complicated structure and a difficult manufacturing process. It can be implemented using a common depletion n-channel MOSFET, which is relatively simple in structure and easy to manufacture.

Claims (2)

입력신호가 입력되는 게이트와, 출력신호가 출력되는 드레인을 갖는 제1공핍형 MOSFET(201)와; 제1공핍형 MOSFET(201)의 드레인과 양의 전원(Vdd) 사이에 연결되는, 상기 제1공핍형 MOSFET(201)의 드레인 바이어스용 제1저항(202)과; 상기 양의 전원(Vdd)에 연결되는 드레인과, 상기 제1공핍형 MOSFET(201)의 소오스에 연결되는 소오스 및, 단속 조절용 전원(Vc)에 연결되는 게이트를 갖는 제2공핍형 MOSFET(203)와; 상기 제2공핍형 MOSFET(203)의 게이트와 접지 사이에 연결되는, 상기 제2공핍형 MOSFET(203)의 게이트 바이어스용 제2저항(204)과; 상기 제1 및 제2공핍형 MOSFET(201, 203)의 소오스들과 상기 접지 사이에 연결되는 정전류원(205)과; 상기 정전류원(205)과 상기 접지 사이에서 상기 정전류원(205)과 병렬로 연결되고, 그리고 RF 신호를 상기 접지로 흘려 보내는 바이어스용 커패시터(206)와; 상기 제1공핍형 MOSFET(201)의 게이트와 상기 접지 사이에 연결되는, 상기 제1공핍형 MOSFET(201)의 게이트 바이어스용 제3저항(207)을 포함하는 모노리식 마이크로 웨이브 집적회로용 스위치 회로.A first depletion MOSFET 201 having a gate through which an input signal is input and a drain through which an output signal is output; A first resistor (202) for drain bias of the first depletion MOSFET (201), connected between the drain of the first depletion MOSFET (201) and a positive power supply (V dd ); A second depletion MOSFET having a drain connected to the positive power supply V dd , a source connected to the source of the first depletion MOSFET 201, and a gate connected to the intermittent regulation power supply V c ; 203); A second resistor (204) for the gate bias of the second depletion MOSFET (203), connected between the gate and ground of the second depletion MOSFET (203); A constant current source (205) connected between the sources of the first and second depletion MOSFETs (201, 203) and the ground; A bias capacitor (206) connected in parallel with the constant current source (205) between the constant current source (205) and the ground and flowing an RF signal to the ground; A switch circuit for a monolithic microwave integrated circuit including a third resistor 207 for a gate bias of the first depletion MOSFET 201 connected between the gate of the first depletion MOSFET 201 and the ground. . 제1항에 있어서, 상기 정전류원(205)은 상기 제1 및 제2공핍형 MOSFET(201, 203)의 상기 소오스들에 연결되는 드레인과, 상기 접지에 각각 연결되는 소오스 및, 게이트를 갖는 공핍형 MOSFET인 모노리식 마이크로 웨이브 집적회로용 스위치 회로.The method of claim 1, wherein the constant current source 205 is a drain having a drain connected to the sources of the first and second depletion MOSFETs (201, 203), a source connected to the ground, and a ball having a gate, respectively. Switch circuit for monolithic microwave integrated circuit which is a pip MOSFET.
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