KR0118861Y1

KR0118861Y1 - Bilateral parablel data transfer circuit

Info

Publication number: KR0118861Y1
Application number: KR92023899U
Authority: KR
Inventors: 계현석
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 1998-07-15
Also published as: KR940013359U

Abstract

본 발명은 이중화된 프로세서 모듈간의 제어 데이타 전송에 관한 것으로, 특히 데이타의 전송을 위한 데이타 채널의 점유를 하드웨어적으로 처리하여 소프트웨어적인 부하에 영향이 없도록 하는 이중화된 프로세서 모듈간의 제어 데이타 전송을 위한 양방향 병렬 데이타 전송회로에 관한 것이다.The present invention relates to the transmission of control data between redundant processor modules. In particular, the present invention relates to control data transmission between redundant processor modules in such a way that hardware occupies the data channel for data transmission so that the software load is not affected. It relates to a parallel data transmission circuit.

한개의 채널을 통하여 데이타의 양방향 전송이 가능하도록 데이타 채널의 점유권을 중재하여 두 프로세서 간에 연결되는 데이타 채널의 수를 줄임으로써 하드웨어적인 부피를 경감시킬 수 있는 양방향 병렬 데이타 전송회로를 제공한다.It provides a bidirectional parallel data transmission circuit that can reduce the hardware volume by arbitrating the data channel's occupancy right to enable bidirectional transmission of data through one channel and reducing the number of data channels connected between two processors.

Description

Bidirectional parallel data transmission circuit

제1도는 종래 기술에 의한 데이타 전송 기능을 설명하기 위한 블럭도1 is a block diagram for explaining a data transmission function according to the prior art.

제2도는 본 발명에 의한 병렬 데이타 전송을 설명하기 위한 기능 블럭도2 is a functional block diagram illustrating parallel data transmission according to the present invention.

제3도는 제2도에 따른 양방향 병렬 데이타의 전송회로도3 is a circuit diagram of a bidirectional parallel data transmission according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21a,21a : 송신버퍼 21b,21b : 수신버퍼21a, 21a: Transmission buffer 21b, 21b: Reception buffer

30 : 플래그 발생회로 50 : 송신가능번호 발생회로30: flag generation circuit 50: transmittable number generation circuit

제1도는 종래 기술에 의한 이중화된 프로세서 사이의 데이타 전송을 설명하기 위한 블럭도이다. 제1도에서 프로세서(A)의 송신버퍼(11a)에서 전송되는 데이타(TX-DATA)는 상대 프로세서(B)의 수신버퍼(12b)로 전달된다, 프로세서(A)에서 발생하는 송인 요구번호(TX-REQ)는 전송되는 데이타를 송신버퍼에 저장시키고 상대 프로세서(B)로 전송되는 데이타가 있음을 알린다. 상대 프로세서(B)는 수신요구신호(TX-REQ) 신호로 인식되고, 수신요구신호(RX-REQ)에 의해 상대 프로세서로 부터 데이타가 전송됨을 인지한다.1 is a block diagram for explaining data transmission between the redundant processors according to the prior art. In FIG. 1, the data TX-DATA transmitted from the transmit buffer 11a of the processor A is transferred to the receive buffer 12b of the counterpart processor B. The send request number generated by the processor A ( TX-REQ) stores the transmitted data in the transmission buffer and notifies that there is data transmitted to the counterpart processor (B). The counterpart processor B is recognized as a reception request signal TX-REQ signal and recognizes that data is transmitted from the counterpart processor by the reception request signal RX-REQ.

상대 프로세서(B)에 TX-REQ신호가 인가되어 데이타 전송을 요구하는 신호가 인식되면 전송 데이타가 송신버퍼(12a)에 저장되고, 프로세서(B)의 송신요구신호(TX-REQ)는 상대 프로세서(A)에 수신요구신호(RX-REQ)을 인식시킨다. 수신요구신호(RX-REQ)에 의해 상대 프로세서(B)로 부터 데이타의 전송을 인지한 프로세서(A)는 송신버퍼에 직접 연결되어 있던 자신의 프로세서의 수신버퍼(11b)를 읽어 전송된 데이타를 수신하다.When the TX-REQ signal is applied to the partner processor B and a signal for requesting data transmission is recognized, the transmission data is stored in the transmission buffer 12a, and the transmission request signal TX-REQ of the processor B is transmitted to the partner processor. (A) recognizes the reception request signal (RX-REQ). The processor A, which has recognized the data transfer from the counterpart processor B by the reception request signal RX-REQ, reads the reception buffer 11b of its own processor, which is directly connected to the transmission buffer, and transfers the transmitted data. Receive

상술한 바와 같은 기존의 이중화 프로세서 사이의 데이타 송·수신을 위해서는 송신 및 수신용의 두개의 독립적인 데이타 채널이 필요하다. 즉,8비트의 데이타를 송수신 하기 위해서는 16비트의 데이타 채널이 이중화된 프로세서 사이에 연결되어야 한다.In order to transmit and receive data between the existing redundant processors as described above, two independent data channels are required for transmission and reception. That is, in order to transmit and receive data of 8 bits, 16 bits of data channel must be connected between the redundant processors.

따라서, 본 고안의 목적은 한개의 채널을 통하여 데이타의 양방향 전송이 가능하도록 데이타 채널의 점유권을 중재하여 두 프로세서 간에 연결되는 데이타 채널의 수를 줄임으로써 하드웨어적인 부피를 경감시킬 수 있는 양방향 병렬 데이타 전송회로를 제공하는데 있다.Accordingly, an object of the present invention is to bidirectional parallel data transmission, which can reduce hardware volume by arbitrating the data channel so that the data can be bidirectionally transmitted through one channel and reducing the number of data channels connected between two processors. To provide a circuit.

이러한 목적을 달성하기 위하여 본 발명은 이중화 프로세서의 데이타 전송을 위한 회로에 있어서, 데이타 채널에 공통으로 연결되는 송·수신버퍼, 자신 및 상대 프로세서로 부터의 송신요구신호(REQ-P,REQ-S)의 입력상태에 따라 상태 플래그를 발생하여 데이타 채널의 점유권을 중재하는 플래그 발생회로, 사이드 신호를 입력으로 하여 프로세서를 판단하고 자신 및 상대 플래그 신호를 비교하여 송신버퍼를 데이타 채널에 점유시키기 위한 송신 가능신호 발생회로를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a circuit for data transmission of a redundant processor, comprising: a transmit / receive buffer commonly connected to a data channel, and a transmit request signal from a self and a counterpart processor (REQ-P, REQ-S). Flag generator that generates status flag according to the input status of) and mediates the possession of the data channel, and transmits to occupy the transmission buffer by comparing side and input flag by judging the processor by side signal as input. And a possible signal generating circuit.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 양방향 병렬 데이타 전송을 설명하기 위한 기능 블럭도이다. 이중화된 프로세서 가이의 데이타 전송을 위해서는 데이타 채널이 각 프로세서의 송·수신 버퍼에 공통으로 연결되어 있다. 각 프로세서(A,B)의 송신버퍼(21a,22a)에 송신인에이블 신호(Tx-en)가 인가된다. 송신요구신호(REQ-A)는 프로세서(A)에서 프로세서(B)로 데이타의 전송을 요구하는 신호이며, 송신요구신호(REQ-B)는 프로세서(B)에서 프로세서(A)로 데이타가의 전송을 요구하는 신호이다. 데이타의 양방향 전송은 하나의 데이타채널을 통하여 이루어지므로, 프로세서(A)에서 프로세서(B)로의 전송과 프로세서(B)에서 프로세서(A)로의 전송이 동시에 이루어 질수없다. 데이타 채널의 점유를 조정하여 한방향으로만 전송이 이루어지기 위해서는 양측 프로세서(A,B)간의 상태 플래그를 조정한다. 상태 플래그 A, B가 세트(SET:1) 또는 리세트(RESET:0)됨에 따라 데이타 채널의 점유를 조정하여 한방향으로만 데이타 전송이 일어난다. 즉, 상태 플래그(FLAG-A)와 상태플래그(FLAG-B)의 상태가 같을때는 프로세서(A)에서 프로세서(B)로 전송이 이루어지며 상태플래그(FLAG-A)와 (FLAG-B)의 상태가 다를때는 프로세서(B)에서 프로세서(A)로 전송이 이루어진다. 상태플래그 A,B가 같을 경우에는 프로세서(A)의 송신 가능 신호(TX-EN)는 인가되어 프로세서(A)의 송신버퍼는 데이타를 전송하는 상태이며, 프로세서(B)의 송신가능 신호(TX-EN)는 인가되지 않은 상태이므로 프로세서(B)의 송신버퍼는 데이터 채널과 분리된다. 프로세서(A)에서 프로세서(B)로의 송신요구 신호인(REQ-A)신호가 발생하면 있는 프로세서(B)에 전달되어 프로세서(B)의 수신버퍼(22b)에 저장되고 동시에 프로세서(B)에서 프로세서(A)로 부터의 전달되었음을 신호한다. 프로세서(B)에서 프로세서(A)로 데이타 송신요구가 있으면 프로세서(B)에서 송신요구 신호(REQ-B)를 발생시킨다. 프로세서(A)는 송신요구신호(REQ-B)의 발생을 인지하고, 송신요구신호(REQ-A)가 발생하지 않았다면 플래그-A의 상태를 변화시킨다. 예를 들어, 플래그 A,B의 상태가 동일한 상태에 즉 플래그-A=0, 플래그-B=0 또는 플래그-A=1, 플래그-B=1인 상태에서 플래그-A=0, 플래그-B=1 또는 플래그 -A=1, 플래그-B=0로 변환시킨다. 송신요구신호(REQ-A)가 발생하지 않았다면 프로세서(A)의 송신 가능신호(TX-EN)는 인가되지 않아 프로세서(A)의 송신버퍼(21a)는 데이타 채널에서 분리되고 프로세서(B)의 송신버퍼(22a)에서 데이타를 전송하게 된다.2 is a functional block diagram illustrating bidirectional parallel data transmission according to the present invention. For data transfer of redundant processor guys, data channels are commonly connected to the transmit and receive buffers of each processor. The transmit enable signal Tx-en is applied to the transmission buffers 21a and 22a of each of the processors A and B. The transmission request signal REQ-A is a signal for requesting data transmission from the processor A to the processor B. The transmission request signal REQ-B is a signal for transferring data from the processor B to the processor A. This signal requires transmission. Since bidirectional transmission of data is performed through one data channel, the transfer from processor A to processor B and the transfer from processor B to processor A cannot be performed simultaneously. In order to transmit data in only one direction by adjusting the occupation of the data channel, the status flags between the processors A and B are adjusted. As status flags A and B are set (SET: 1) or reset (RESET: 0), data transfer takes place in one direction only by adjusting the occupancy of the data channel. That is, when the state flag FLAG-A and the state flag FLAG-B are the same, the transfer is made from the processor A to the processor B and the state flags FLAG-A and FLAG-B When the state is different, the transmission is made from the processor B to the processor A. When the status flags A and B are the same, the transmittable signal TX-EN of the processor A is applied, and the transmit buffer of the processor A transmits data, and the transmittable signal TX of the processor B is transmitted. -EN) is not authorized, so the transmit buffer of the processor B is separated from the data channel. When a signal (REQ-A), which is a transmission request signal from the processor A to the processor B, is generated, it is transmitted to the processor B, stored in the receiving buffer 22b of the processor B, and simultaneously Signals that the processor A has been delivered. When there is a data transmission request from the processor B to the processor A, the processor B generates a transmission request signal REQ-B. The processor A recognizes the generation of the transmission request signal REQ-B, and changes the state of the flag-A if the transmission request signal REQ-A has not occurred. For example, if the states of flags A and B are in the same state, that is, flag-A = 0, flag-B = 0 or flag-A = 1, flag-B = 1, flag-A = 0, flag-B = 1 or flag-A = 1, flag-B = 0. If the transmit request signal REQ-A has not occurred, the transmit enable signal TX-EN of the processor A is not applied, so that the transmit buffer 21a of the processor A is separated from the data channel and the processor B Data is transmitted from the transmission buffer 22a.

이와같이 플래그를 상태정보에 따라 프로세서(A)에서 프로세서(B)혹은 프로세서(B)에서 프로세서(A)로 데이타 채널의 점유가 변화되어 공통의 데이타 채널을 통하여 양방향 전송이 가능하다.As such, the occupancy of the data channel is changed from processor A to processor B or processor B to processor A according to the state information, thereby enabling bidirectional transmission through a common data channel.

제3도는 제2도에 따른 데이타 채널 점유신호인 플래그 발생회로(30) 및 송신가능신호 발생회로(40)로 구비된 회로 구성도이다.3 is a circuit configuration diagram provided with the flag generation circuit 30 and the transmittable signal generation circuit 40 which are data channel occupation signals according to FIG.

제3도에서 자신의 프로세서인지 상대 프로세서인지를 지정하는 사이드 신호, 자신의 프로세서에서 발생하는 발생한 플래그-S 신호, 상대 프로세서에서 발생한 프래그-P신호를 비교하여 플래그-S신호와 플래그-PTLS호의 상태가 같으면 자신이 데이타를 전송할 수 있는 상태로 지정되므로 송신가능번호(TX-EN)를 발생시켜 송신버퍼(60)를 데이타 채널(DCH)에 접속시킨다. 즉, 상태 0로 발생하는 사이드 신호는 플래그-S와 플래그-P의 상태가 같을때 송신가능신호(TX-EN)가 발생하며, 상태1로 발생하는 사이드 신호는 플래그-S와 플레그-P의 상태가 다를때 송신가능시호(TX-EN)가 발생한다. 플래그 발생회로(30)는 자신의 프로세서가 데이타를 전송할 수 있는 상태일eO 자신의 프로세서에서 데이타를 요구하는 신호가 없고(REQ-S=1), 상대 프로세서에서 데이타을 전송하겠다는 신호가 입력되면(REQ-P=0) 자신의 플래그를 변화시켜 데이타 채널의 점유기회를 상대측 프로세서로 넙겨준다. 수신버퍼(12b)는 상대 프로세서의 전송요구신호 REQ-P에 의해 전송된 데이타를 저장하여 자신의 프로세서에서 읽어갈수 있도록 한다.In Fig. 3, the side signal designating whether it is its own processor or the counter processor, the flag-S signal generated from its own processor, and the flag-P signal generated from the other processor are compared to compare the flag-S signal with the flag-PTLS. If the status is the same, it is designated as a state capable of transmitting data, so that a transmittable number TX-EN is generated to connect the transmission buffer 60 to the data channel DCH. That is, the side signal generated in state 0 generates the transmittable signal TX-EN when the state of the flag-S and the flag-P is the same, and the side signal generated in the state 1 is the flag-S and flag-P. When status is different, TX-EN is available. When the flag generation circuit 30 is in a state in which its own processor can transmit data, if there is no signal requesting data from its processor (REQ-S = 1) and a signal to transmit data from the counterpart processor is input (REQ) -P = 0) Changes its flag to show the data channel's occupation to the other processor. The reception buffer 12b stores the data transmitted by the transmission request signal REQ-P of the counterpart processor so that it can be read by its own processor.

이상에서와 같이, 이중화된 프로세서가 단일의 데이타 채널을 통하여 데이타를 주고 받을 수 있도록 설계하여 두 프로세서간에 제어 데이타를 전송하기 위한 데이타 채널의 수를 줄일수 있다.As described above, a redundant processor can be designed to transmit and receive data through a single data channel, thereby reducing the number of data channels for transmitting control data between the two processors.

Claims

In a circuit for data transmission of a redundant processor, a status flag is generated according to input states of a transmit / receive buffer commonly connected to a data channel, and transmit request signals (REQ-P, REQ-S) of the self and the counterpart processor. Bidirectional parallel data transmission, comprising: a flag generating circuit for arbitrating the possession of a data channel; and a transmittable signal generating circuit for inputting a side signal and comparing a self and a relative flag signal to occupy a transmission buffer in the data channel. Circuit.