KR0117096Y1 - Pulse width modulator - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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Abstract
본 고안은 서브 제어루프 안에 통상 포함되는 펄스폭 변조 발생회로에 관한 것으로 종래에는 제한기회로를 집적회로 외부에 별도로 구성해야 함으로 부품수가 늘어날 뿐만 아니라 칩의 면적 증대, 원가 상승과 같은 문제점이 있었다.The present invention relates to a pulse width modulation generation circuit normally included in a sub control loop. In the related art, the limiter circuit has to be separately configured outside the integrated circuit, thereby increasing the number of components and increasing the area of the chip and increasing the cost.
본 고안은 이와같은 종래의 문제점을 개선하기 위하여 펄스폭 변조 발생기에 제한기의 기능을 겸용 사용하게 창안하여 제품에 필요한 부품수의 절감과 원가절감을 기대할 수 있으며 제품의 집적도를 향상시킬 수 있는 효과가 있다.The present invention is designed to use the function of the limiter in the pulse width modulation generator in order to improve such a conventional problem can be expected to reduce the number of parts required for the product, cost reduction and improve the integration of the product There is.
Description
제1도는 종래의 서브 제어회로 블럭도.1 is a block diagram of a conventional sub control circuit.
제2도는 종래의 제한기 상세 회로도.2 is a detailed circuit diagram of a conventional limiter.
제3도는 제2도의 파형도.3 is a waveform diagram of FIG.
제4도는 본 고안의 서브 제어회로 블럭도.4 is a block diagram of a sub control circuit of the present invention.
제5도는 본 고안의 펄스폭 변조 발생 및 제한기 회로도.5 is a pulse width modulation generation and limiter circuit diagram of the present invention.
제6도는 제5도의 파형도.6 is a waveform diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 펄스폭 변조 발생 및 제한기20 : 저역여파기10: pulse width modulation generation and limiter 20: low pass filter
30 : 모타구동부40 : 오차검출부30: motor drive unit 40: error detection unit
본 고안은 서브 제어루프 안에 통상 포함되는 펄스폭 변조 발생회로에 관한 것으로, 특히 펄스폭 변조 발생회로가 제한기 기능을 갖도록 함으로써 별도의 제한기 회로가 필요없게 구성한 전압제한기 기능을 내장한 펄스폭 변조 발생회로에 관한 것이다.The present invention relates to a pulse width modulation generation circuit normally included in a sub-control loop. In particular, the pulse width modulation generation circuit includes a voltage limiter function in which a voltage limiter circuit is formed without a separate limiter circuit by having a limiter function. It relates to a modulation generating circuit.
제1도는 종래의 서브 제어회로 블럭도로서, 이에 도시한 바와같이 기준신호(REF)를 인가받아 모터(M)로부터의 검출신호를 비교하여 오차를 검출하는 오차검출부(1-a)와, 그 오차검출부(1-a)의 출력신호를 인가받아 펄스폭을 변조하여 펄스신호를 발생하는 펄스폭 변조 발생기(1-b)는 집적회로 내부 블럭(1)으로 구성하고, 상기 펄스폭 변조 발생기(1-b)의 신호를 인가받아 특정신호만을 통과시키는 저역여파기(2)와, 그 저역여파기(2)의 신호를 제한하는 제한기(3)와, 상기 저역여파기(2)의 출력신호에 의해 모터(M)를 구동시키는 모터구동부(4)로 구성한다.FIG. 1 is a block diagram of a conventional sub-control circuit. As shown in FIG. 1, an error detection unit 1-a which detects an error by receiving a reference signal REF and comparing the detection signal from the motor M, and The pulse width modulation generator 1-b, which receives the output signal of the error detection unit 1-a and modulates the pulse width to generate a pulse signal, comprises an internal circuit 1 of the integrated circuit, and the pulse width modulation generator ( A low filter 2 for receiving the signal of 1-b) and passing only a specific signal, a limiter 3 for limiting the signal of the low filter 2, and an output signal of the low filter 2 It consists of the motor drive part 4 which drives the motor M. As shown in FIG.
제2도는 종래 제한기(3)의 상세회로도로서, 이에 도시한 바와같이 저역여파기(2)의 출력단자에 다이오드(D1)(D2)의 애노드 및 캐소드를 각기 접속하고, 그 다이오드(D1)(D2)는 저항(R2) 양단에 접속되며 그 저항(R2)는 전원전압(Vcc)을 인가받은 저항(R1)과 접지저항(R3)에 직렬 접속되어 구성한다.FIG. 2 is a detailed circuit diagram of the conventional limiter 3. As shown therein, an anode and a cathode of the diodes D1 and D2 are respectively connected to the output terminal of the low-pass filter 2, and the diode D1 ( D2) is connected across the resistor R2, and the resistor R2 is connected in series with a resistor R1 and a ground resistor R3 to which the power supply voltage Vcc is applied.
이와같이 구성된 종래 회로의 동작과정을 파형도인 제3도를 참조하여 설명하면 다음과 같다.The operation of the conventional circuit configured as described above will be described with reference to FIG. 3 as a waveform diagram.
모터구동부(4)로부터의 검출신호와 기준신호를 오차검출부(1-a)에서 입력받아 오차를 검출하여 펄스폭 변조 발생기(1-b)에 인가하면, 상기 오차검출부(1-a)의 오차신호에 의해 펄스의 듀티 사이클이 바뀐다.When the detection signal and the reference signal from the motor driver 4 are inputted by the error detection unit 1-a, an error is detected and applied to the pulse width modulation generator 1-b, the error of the error detection unit 1-a is detected. The duty cycle of the pulse changes with the signal.
즉 정상상태에서 오차량이 0이면 펄스폭 변조 발생기(1-b)의 듀티 사이클은 통상 50% 근처에 있게 되고 파형이 정상적인 펄스파가 되고, 오차량이 증가하여 듀티 사이클이 감소되면 즉 파형이 고전위 상태의 유지시간이 저전위 상태시간보다 길어 저전위 상태의 시간이 짧은 파형으로 나타날 때 오차량을 감소시켜 정상적인 동작을 하도록 제어한다.In other words, if the error amount is 0 in the steady state, the duty cycle of the pulse width modulation generator 1-b is usually about 50%, and the waveform becomes a normal pulse wave, and when the error amount increases and the duty cycle is reduced, that is, the waveform is When the holding time of the high potential state is longer than the low potential state time, the time of the low potential state appears as a short waveform, the amount of error is reduced to control normal operation.
이때 펄스폭 변조 발생기(1-b) 전압의 최고치와 최저치 즉 피크-피크(peak-peak) 전압은 ØV에서 인가 전압(Vcc)까지 변화함으로 인하여 저역여파기(2)를 통과한 전압도 ØV에서 인가전압(Vcc)까지 급격히 변한다.At this time, the maximum and minimum values of the pulse width modulation generator (1-b) voltage, that is, the peak-peak voltage are changed from ØV to the applied voltage (Vcc), so that the voltage passing through the low filter 2 is also applied at ØV. It changes rapidly up to the voltage Vcc.
이때 제2도의 저역여파기(2)를 통한 고전위 신호가 인가되면 다이오드(D2)는 오프되고, 다이오드(D1)는 도통되어 저항(R1)(R2) 사이에 걸리는 전위까지 제한기(3)에서 제한하며, 저전위 신호가 제한기(3)에 인가되면 다이오드(D2)가 도통되어 저항(R2)(R3) 사이의 전압까지 떨어지게 되며, 상기 제한기(3)를 통한 전압은 고전위 상태일때는 저항(R1)(R2)의 접속점(A)의 전압에서 저전위 상태일때의 저항(R2)(R3)의 접속점(B)의 전압까지의 급격한 전압변화를 막아주어 제한기(3)의 출력파형은 제3도와 동일하다.At this time, when a high potential signal through the low filter 2 of FIG. 2 is applied, the diode D2 is turned off, and the diode D1 is turned on so that the limiter 3 reaches a potential between the resistors R1 and R2. When the low potential signal is applied to the limiter 3, the diode D2 conducts and falls to the voltage between the resistors R2 and R3. When the voltage through the limiter 3 is in a high potential state, The output of the limiter 3 prevents a sudden voltage change from the voltage of the connection point A of the resistors R1 and R2 to the voltage of the connection point B of the resistors R2 and R3 in the low potential state. The waveform is the same as in FIG.
이와같이 동작하는 종래의 회로는 집적회로 외부에 구성되어 있어 고집적도를 이룰 수 없을 뿐만 아니라 제작시 부품의 증가로 원가를 상승시키는 문제점이 있었다.The conventional circuit operating as described above has a problem in that it is not possible to achieve high integration because it is configured outside the integrated circuit, and the cost is increased due to the increase of components in manufacturing.
본 고안은 상기와 같은 종래의 문제점을 감안하여, 펄스폭 변조 발생기에 제한기능을 포함시킴으로써 서브 제어시스템에 있어서 필수부품인 별도의 제한기를 제거하여 제작시 원가절감 및 집적도 향상을 기대하고자 한다.In view of the above-mentioned problems, the present invention intends to reduce cost and improve integration in manufacturing by eliminating a separate limiter, which is an essential part of a sub-control system, by including a limiting function in a pulse width modulation generator.
제4도는 본 고안의 서브 제어회로 블럭도로서, 이에 도시한 바와같이 모터(M)의 속도검출 신호와 기준신호(REF)를 비교하여 오차를 검출하는 오차검출부(40)와, 그 오차검출부(40)의 출력신호를 인가받아 펄스폭을 변조하여 발생하며 제한하는 펄스폭 변조 발생 및 제한기(10)와, 상기 펄스폭 변조 발생 및 제한기(10)의 출력신호중 특정신호만 통과시키는 저역여파기(20)와, 그 저역여파기(20)의 신호에 의해 모터(M)를 구동시키는 모터구동부(30)로 구성하며, 제5도는 본 고안의 펄스폭 변조 발생 및 제한기 회로도로서, 이에 도시된 바와 같이 상기 펄스폭 변조 발생기(11)의 출력단자는 일측 입력단자(-)에 기준전압(Vref)을 인가받은 비교기(CMP)의 타측 입력단자(+)에 접속되며, 그 비교기(CMP)의 출력단자는 콜렉터에 제너다이오드(ZD1)(ZD2)가 접속된 트랜지스터(Q1)(Q2)의 베이스에 접속되고, 그 트랜지스터(Q1)(Q2)의 에미터는 공통 접속되어 저역여파기(20)에 접속되게 구성한다.4 is a block diagram of a sub-control circuit according to the present invention. As shown in FIG. 4, an error detection unit 40 for detecting an error by comparing a speed detection signal of the motor M with a reference signal REF, and an error detection unit ( A pulse width modulation generation and limiter 10 for generating and limiting the pulse width by receiving the output signal of 40) and a low pass filter for passing only a specific signal among the output signals of the pulse width modulation generation and limiter 10. 20 and a motor driving part 30 for driving the motor M by the signal of the low filter 20, FIG. 5 is a pulse width modulation generation and limiter circuit diagram of the present invention. As described above, the output terminal of the pulse width modulation generator 11 is connected to the other input terminal (+) of the comparator CMP to which the reference voltage Vref is applied to one input terminal (−), and the output terminal of the comparator CMP. The transistors Q1 and Q2 having the zener diodes ZD1 and ZD2 connected to the collector. The emitters of the transistors Q1 and Q2 are connected in common and connected to the low pass filter 20.
이와같이 구성된 본 고안 회로의 동작과정 및 작용효과를 파형도인 제6도를 참조하여 설명하면 다음과 같다.The operation process and the effect of the inventive circuit constructed as described above will be described with reference to FIG. 6 as a waveform diagram.
전원전압(Vcc)를 인가하고 모터(M)를 구동시킨 후, 그 모터(M)의 속도검출 신호를 기준신호(REF)와 비교하는 오차검출부(40)를 통해 펄스폭 변조 발생기(11)에 인가되어 펄스신호를 출력하여 비교기(12)에 인가한다. 상기 비교기(12)에서 기준전압(Vref)과 비교하여 제6도의 (a)와 같은 파형을 출력한다.After applying the power supply voltage Vcc and driving the motor M, the speed detection signal of the motor M is compared to the reference signal REF to the pulse width modulation generator 11 through the error detection unit 40. It is applied to output a pulse signal to the comparator 12. The comparator 12 outputs a waveform as shown in (a) of FIG. 6 in comparison with the reference voltage Vref.
상기 비교기(12)의 출력신호가 고전위 상태이면 제한기(13)의 트랜지스터(Q1)가 도통되어 제너다이오드(ZD1)를 통한 전원전압(Vcc)이 상기 제너다이오드(ZD1)와의 전압차(Vcc-VE1)로 출력되는 한편, 상기 비교기(12)의 출력신호가 저전위 상태이면 제한기(13)의 트랜지스터(Q2) 및 제너다이오드(ZD2)가 도통되어 접지전압을 출력하여 제6도의 (b)와 동일한 파형으로 나타난다.When the output signal of the comparator 12 is in the high potential state, the transistor Q1 of the limiter 13 is turned on so that the power supply voltage Vcc through the zener diode ZD1 is equal to the voltage difference Vcc from the zener diode ZD1. -V E1 ), while when the output signal of the comparator 12 is in the low potential state, the transistor Q2 and the zener diode ZD2 of the limiter 13 are turned on to output the ground voltage, which is shown in FIG. The same waveform as b) appears.
상기에서 설명한 제한기(13)의 출력은 저역여파기(20)를 통과함으로 인하여 최대전압(Vcc-VZ1)과 최저전압(VZ2)으로 제한되어 제6도의 (c)와 동일한 파형으로 제한기의 기능을 수행한다.The output of the limiter 13 described above is limited to the maximum voltage (Vcc-V Z1 ) and the minimum voltage (V Z2 ) by passing through the low-pass filter 20 to the same waveform as in (c) of FIG. Performs the function of.
이상에서 상세히 설명한 바와같이 종래에 집적회로 외부에 구성해야 했던 제한기를 펄스폭 변조발생 및 제한기로 겸용 사용함으로써 별도의 제한기 장착이 없이 집적회로 내부에 구성할 수 있고, 이에따라 제작시 부품수의 절감으로 원가절감에 기여할 수 있으며 집적도를 향상시킬 수 있는 효과가 있다.As described in detail above, the limiter, which had to be configured outside the integrated circuit in the related art, is used as a pulse width modulation generation and limiter, so that the limiter can be configured inside the integrated circuit without the installation of a separate limiter. This can contribute to cost reduction and improve the density.
Claims (2)
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Family Applications (1)
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Country Status (1)
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1991
- 1991-12-26 KR KR2019910024044U patent/KR0117096Y1/en not_active IP Right Cessation
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| KR930016697U (en) | 1993-07-29 |
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