KR0112799Y1

KR0112799Y1 - Double input switchable amplifying circuit

Info

Publication number: KR0112799Y1
Application number: KR92011561U
Authority: KR
Inventors: 김원호
Original assignee: 황선두; 삼성전기 주식회사
Priority date: 1992-06-26
Filing date: 1992-06-26
Publication date: 1998-04-18
Also published as: KR940002122U

Abstract

제1, 2 RF 신호처리 전용 초단 증포기(A1, A2)와, 상기 초단증폭기(A1, A2)중 선택된 증폭기의 출력을 증폭하는 제2, 3 증폭기(A3, A4)를 포함하는 더블 입력 스위처블 저잡음 증폭 회로에서 선택한 RF 신호가 선택하지 않은 RF 신호에 영향을 받아 노이즈 특성이 저하되는 현상을 방지하기 위해서, 상기 초단 증폭기(A1)의 FET 게이트 측에는 스위치(SW1)의 단자(b)에 나타난 + 스위칭 전압(V2)과 바이어스 회로(B1)의 - 출력전압이 인가되게 구성하고 이 FET 드레인측에는 스위츠(SW1)의 단자(a)에 나타나는 전압(OV)이 인가되게 구성하고, 상기 초단 증폭기(A2)의 FET 게이트측에는 스위치(SW1)의 단자(a)에 나타난 + 스위칭 전압(V2)과 바이어스 회로(B2)의 - 출력전압이 인가되게 구성하고 이 FET의 드레인측에는 스위치(SW1)의 단자(b)에 나타나는 전압(OV)이 인가되게 구성한다.Double input switcher including first and second RF amplifiers A1 and A2 and second and third amplifiers A3 and A4 for amplifying the output of a selected amplifier among the first and second amplifiers A1 and A2. In order to prevent the noise characteristic from being deteriorated due to the RF signal selected by the low noise amplification circuit to be unselected, the FET gate side of the first stage amplifier A1 is shown at the terminal b of the switch SW1. The switching voltage V2 and the-output voltage of the bias circuit B1 are configured to be applied, and the voltage OV appearing at the terminal a of the switch SW1 is applied to the drain side of the FET. On the FET gate side of A2, the + switching voltage V2 indicated on the terminal a of the switch SW1 and the-output voltage of the bias circuit B2 are applied. On the drain side of the FET, the terminal of the switch SW1 ( The voltage OV shown in b) is configured to be applied.

Description

Double Input Switchable Amplifier

제1도는 종래의 스위처블 증폭회로도.1 is a conventional switchable amplifier circuit diagram.

제2도는 본 고안의 스위처블 증폭회로도.2 is a switchable amplifier circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

A1 - A4 : 증폭회로 M1 - M8 : 매칭회로A1-A4: Amplifier Circuit M1-M8: Matching Circuit

B1 , B2 : 바이어스 회로 R1 - R10 : 바이어스 저항B1, B2: bias circuit R1-R10: bias resistor

본 고안은 위성방송 수신용 저잡음 주파수 변환기(LNB)의 저잡음 증폭회로에 관한 것으로, 특히 서로 다른 입력을 스위칭 증폭할 때 상호간의 신호간섭을 억제할 수 있는 더블 입력스위처블 증폭회로에 관한 것이다.The present invention relates to a low noise amplifier circuit of a low noise frequency converter (LNB) for satellite broadcasting reception, and more particularly, to a double input switchable amplifier circuit capable of suppressing mutual signal interference when switching and amplifying different inputs.

위성방송 수신시에 요구되는 LNB는 입력필터, 저압음 증폭기(LNA), 믹서, 발진기 등으로 구성된다. 이중에서 저잡음 증폭기는 입력되는 위성 방송 RF 신호 특성을 좌우하게 된다. 보편적으로 저잡음 증폭기는 3단으로 구성되고 있으며 하나의 편파에 대한 RF 신호를 처리하게 된다. 그러나, 최근에는 하나의 LNB 장치로써 서로 다른 편파(수지편파 및 수평편파)를 수신할 수 있도록 설계되는데 이 경우 각각 소요되는 저잡음 증폭회로는 PCB 면적증가 및 소요 부품 증가를 가져오기 때문에, 다단 증폭회로중에서 일부를 공용으로 설계하여 각 편파에 대한 RF 신호를 스위칭 증폭하게 된다.The LNB required for satellite broadcasting reception is composed of an input filter, a low pressure sound amplifier (LNA), a mixer, an oscillator, and the like. Among them, the low noise amplifier influences the characteristics of the inputted satellite broadcast RF signal. Typically, low noise amplifiers are composed of three stages and process RF signals for one polarization. Recently, however, a single LNB device is designed to receive different polarizations (resin polarization and horizontal polarization). In this case, the low noise amplification circuits required increase the PCB area and increase the required components, thereby multistage amplifying circuits Some of them are designed to be common, switching amplifying the RF signal for each polarization.

이러한 저잡음 증폭회로의 기존의 입력 스위칭 증폭회로를 제1도에 도시하고 있다.A conventional input switching amplifier circuit of such a low noise amplifier circuit is shown in FIG.

여기에서 참조되는 바와같이, 제1입력(inl)은 매칭회로(M1), 초단증초기(A1), 매칭회로(M3) 및 커플링 콘덴서(C1)를 차례로 거쳐 매칭회로(M5)에 인가되게 구성하고, 제2입력(in2)은 매칭회로(M2), 초단증폭기(A2), 매칭회로(M4) 및 커플링 콘덴서(C2)를 차례로 거쳐 상기 매치회로(M5)에 공통으로 인가되게 구성한다.As referred to herein, the first input inl is applied to the matching circuit M5 via the matching circuit M1, the ultra short steam generator A1, the matching circuit M3, and the coupling capacitor C1 in this order. The second input in2 is configured to be commonly applied to the match circuit M5 through a matching circuit M2, an ultra short amplifier A2, a matching circuit M4, and a coupling capacitor C2. .

상기 각 초단증촉기(A1, A2)는 각각의 바이어스 회로(B1, B2)에 의해 바이어스되게 구성하고, 이 바이어스 회로(B1, B2)의 출력은 스위치(SW1)의 절환에 따른 스위칭 전압(V2)에 의해 결정되게 구성한다.Each of the ultra-short steam generators A1 and A2 is configured to be biased by respective bias circuits B1 and B2, and the outputs of the bias circuits B1 and B2 are switched voltages V2 according to the switching of the switch SW1. To be determined by

한편, 공통매칭회로(M5)를 거쳐 제2, 제3증폭기(A3, A4)에서 증폭된 RF 신호 출력은 믹서단(도시생략)에서 발진 주파수에 믹싱된 후 위성방송 튜너측에 IF 신호로 제공되게 구성한다.Meanwhile, the RF signal output amplified by the second and third amplifiers A3 and A4 via the common matching circuit M5 is mixed with the oscillation frequency at the mixer stage (not shown) and then provided as an IF signal to the satellite broadcast tuner. To be configured.

여기에서 참조부호 M6 - M8은 매칭회로이고 C3 는 커플링 콘덴서이다.Here reference numerals M6-M8 are matching circuits and C3 is a coupling capacitor.

이와같이 구성된 기존의 회로 동작을 설명하면 다음과 같다.The existing circuit operation configured as described above is as follows.

먼저 스위치(SW1)를 단자(a)쪽으로 선택하면 +5V의 스위칭 전압(V2)이 저항(R1, R3)을 통하여 초단증폭기(A1)의 드레인 측에 인가되어, 게이트 측에 -5V의 바이어스 전압이 바이어스 회로(B1)로부터 저항(R2)을 통하여 공급되고 있는 이 초단 증폭기(A1)는 액티브된다.First, when the switch SW1 is selected toward the terminal a, a + 5V switching voltage V2 is applied to the drain side of the ultra-short amplifier A1 through the resistors R1 and R3, so that a bias voltage of -5V is applied to the gate side. This first stage amplifier A1 supplied from the bias circuit B1 through the resistor R2 is activated.

실제로 상기 초단 증폭기(A1)는 하나의 FET 소자로 구성되고 있으며, 기타 다른 증폭기(A2 -A4)도 마찬가지의 구성을 갖는다.In fact, the first stage amplifier A1 is composed of one FET element, and the other amplifiers A2-A4 have the same configuration.

따라서 제1 RF 입력신호 (in1)는 초단증폭기(A1), 제2, 3증폭기(A3, A4)로 증폭되어 출력되게 된다.Accordingly, the first RF input signal in1 is amplified and output by the ultra-short amplifier A1, the second and third amplifiers A3 and A4.

이때 반대쪽의 초단 증폭기(A2)의 드레인측 전압은 OV이므로 오프 상태가 되어 제2 RF 입력신호(in2)는 제2증폭기(A3)쪽으로 전달되지 않게 된다.At this time, since the drain side voltage of the opposing first stage amplifier A2 is OV, the voltage is turned off so that the second RF input signal in2 is not transmitted to the second amplifier A3.

한편, 스위치(SW1)를 단자(b)쪽으로 선택하면 +5V의 스위칭 전압이 초단 증폭기(A2)에 인가되고 또다른 초단 증폭기(A1)에는 OV가 인가되므로, 이번에는 제2 RF 입력신호(in2)가 출력단(out)에 나타나게 된다.On the other hand, when the switch SW1 is selected toward the terminal b, a switching voltage of + 5V is applied to the first stage amplifier A2 and OV is applied to another first stage amplifier A1, and this time, the second RF input signal in2 is applied. ) Will appear at the output (out).

그러나 상기와 같이 동작하게 되는 기존의 RF 입력 스위칭 회로는 선택되지 않은 RF 신호 패스 상의 초단증폭기, 즉 오프상태의 FET에서 원하지 않은 신호가 매칭회로를 통하여 선택된 RF 신호에 포함되므로 노이즈 특성이 떨어지게 된다. 이는 선택되지 않은 RF 신호 패스상의 FET오프시 전송산란계수의 조정불가에 기인한다.However, the conventional RF input switching circuit operating as described above reduces noise characteristics because an unwanted signal is included in the RF signal selected through the matching circuit in an ultra-short amplifier, that is, an off-state FET on an unselected RF signal path. This is due to the inability to adjust the transmission scatter coefficients during FET off on unselected RF signal paths.

본 고안은 상기와 같은 스위처블 저잡음 증폭회로의 분리도를 현저히 개선할 수 있는 더블입력 스위처블 증폭회로를 제공하는데 목적이 있다.An object of the present invention is to provide a double input switchable amplifier circuit capable of significantly improving the separation of the switchable low noise amplifier circuit as described above.

이하 첨부한 도면에 따라 본 고안을 설명하면 다음과 같다.Hereinafter, the present invention according to the accompanying drawings.

제2도는 본 고안의 회로 구성도로써, 제1 RF 입력신호(inl)는 매칭 회로(M1), 초단증폭기(A1), 매칭회로(M3)를 통하여, 제2 RF 입력신호(in2)는 매칭회로(M2), 초단증폭기(A2), 매칭회로(M4)를 차례로 통하여 각각의 커플링 콘덴서(C1, C2)로 공통 매칭회로(M5)에 입력되게 구성하고, 상기 공통 매칭회로(M5)를 거친 제1 또는 제2 RF 입력신호는 제2증폭기(A3), 매칭회로(M6), 커플링 콘덴서(C3), 매칭회로(M4), 제3증폭기(A4) 및 매칭회로(M8)를 거쳐 믹서단(도시생략)으로 출력되게 구성한다.2 is a circuit diagram of the present invention, in which a first RF input signal inl is matched through a matching circuit M1, an ultra-short amplifier A1, and a matching circuit M3, and a second RF input signal in2 is matched. The coupling matching circuits C1 and C2 are inputted to the common matching circuit M5 through the circuit M2, the ultra-short amplifier A2, and the matching circuit M4, and the common matching circuit M5 is configured. The rough first or second RF input signal passes through a second amplifier A3, a matching circuit M6, a coupling capacitor C3, a matching circuit M4, a third amplifier A4 and a matching circuit M8. It is configured to be output to the mixer stage (not shown).

여기에서, 초단증폭기(A1)를 구성하는 FET의 게이트측에는 스위치(SW1)의 단자(b)에 나타나는 스위칭 전압(V2)과 바이어스 회로(B1)의 - 전압출력이 각각 저항(R9, R2)을 통하여 인가되게 구성하고, 이 FET의 드레인측에는 스위치(SW1)의 단자(a)에 나타나는 스위칭 전압(V2)이 저항(R1, R3)을 거쳐 인가되게 구성한다.Here, at the gate side of the FET constituting the ultra-short amplifier A1, the switching voltage V2 appearing at the terminal b of the switch SW1 and the negative voltage output of the bias circuit B1 are applied to the resistors R9 and R2, respectively. The switching voltage V2 appearing at the terminal a of the switch SW1 is applied via the resistors R1 and R3 to the drain side of the FET.

또한 초단증폭기(A2)를 구성하는 FET의 게이트 측에는 스위치(SW1)의 단자(a)에 나타나는 스위칭 전압(V2)과 바이어스 회로(B2)의 - 전압 출력이 각각 저항(R10, R6)을 통하여 인가되게 구성하고, 이 FET의 드레인측에는 스위치(SW1)의 단자(b)에 나타나는 스위칭 전압(V2)이 저항(R5, R7)을 통하여 인가되게 구성한다.In addition, a switching voltage V2 appearing at the terminal a of the switch SW1 and a negative voltage output of the bias circuit B2 are applied to the gate side of the FET constituting the ultra-short amplifier A2 through the resistors R10 and R6, respectively. The switching voltage V2 appearing at the terminal b of the switch SW1 is applied to the drain side of the FET through the resistors R5 and R7.

상기 바이어스 회로(B1,B2)에는 -전압의 회로전압(V1)이 각각의 저항(R4,R8)을 거쳐 인가되게 구성한다.The bias circuits B1 and B2 are configured such that a circuit voltage V1 of a negative voltage is applied through the resistors R4 and R8.

이와같이 구성된 본 고안의 작용 및 효과를 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above are as follows.

제2도를 참고로하여, 먼저 스위치(SW1)가 단자(a)에 위치되면 +5V의 스위칭전압(V2)이 저항(R1, R3)을 통하여 초단 증폭기(A1)의 드레인측에 인가되므로 바이어스 회로(B1)에서 -5V의 바이어스 전압이 저항(R2)을 통하여 게이트 측에 인가되고 있는 초단증폭기(A1)의 FET가 온된다. 따라서 제1 RF 입력시호(in1)는 초단 증폭기(A1), 제2증폭기(A3), 제3증폭기(A4)를 통하여 믹서단(도시생략)측으로 제공된다.Referring to FIG. 2, first, when the switch SW1 is positioned at the terminal a, a + 5V switching voltage V2 is applied to the drain side of the first stage amplifier A1 through the resistors R1 and R3 and thus biases. In the circuit B1, the FET of the ultra-short amplifier A1 in which a bias voltage of -5V is being applied to the gate side through the resistor R2 is turned on. Therefore, the first RF input signal in1 is provided to the mixer stage (not shown) through the first stage amplifier A1, the second amplifier A3, and the third amplifier A4.

이때 스위치(SW1)의 단자(a)에 나타난 +5V의 스위칭 전압(V2)이 저항(R10)을 통하여 선택되지 않은 제2 RF 입력신호 (in2) 패스상의 초단증폭기(A2)의 게이트 측에 인가되므로, 저항(R6)을 통하여 바이어스 회로(B2)에서 인가되는 -5V의 액티브 바이어스 전압을 상쇄시켜 OV 상태로 만든다.At this time, a switching voltage V2 of +5 V shown at terminal a of the switch SW1 is applied to the gate side of the ultra-short amplifier A2 on the unselected second RF input signal in2 path through the resistor R10. Therefore, the active bias voltage of -5V applied from the bias circuit B2 through the resistor R6 is canceled to bring it to the OV state.

즉, 선택되지 않은 초단 증폭기(A2)의 전송 산란계수를 제거하여, 매칭회로(M3, M5)의 결합시 선택되지 않은 RF 신호에 의한 영향을 배제시킬 수 있게 된다.That is, by removing the transmission scattering coefficient of the unselected ultra-short amplifier A2, it is possible to exclude the influence of the unselected RF signal when the matching circuits M3 and M5 are combined.

마찬가지로, 스위치(SW1)를 단자(b)에 위치시키면 제2 RF 입력신호(in2) 패스 상의 초단증폭기(A2)는 액티브 바이어스되어 이를 통한 제2 RF 신호가 제2, 3증폭기(A3, A4)에서 증폭출력되게 되며, 이 경우 선택되지 않은 제1 RF 신호 패스 상의 초단 증폭기(A1)의 게이트 측에, 바이어스 회로(B1)에서 공급되는 -바이어스 전압을 상쇄시켜 주기 위한 전압(V2)이 공급되므로, 이 초단증폭기(A1)의 FET의 오프시 전송 산란계수 조정을 통하여 제1 RF 신호가 선택된 제2 RF 신호에 영향하는 현상을 제거하게 된다.Similarly, when the switch SW1 is positioned at the terminal b, the ultra-short amplifier A2 on the path of the second RF input signal in2 is active biased so that the second RF signal is transferred to the second and third amplifiers A3 and A4. In this case, since the voltage V2 for canceling the -bias voltage supplied from the bias circuit B1 is supplied to the gate side of the first stage amplifier A1 on the unselected first RF signal path. By adjusting the transmission scattering coefficient when the FET of the ultra-short amplifier A1 is turned off, the phenomenon in which the first RF signal affects the selected second RF signal is eliminated.

따라서 본 고안은 더블 입력 스위칭 증폭회로에서, 선택된 신호에 선택되지 않은 신호가 유입됨에 따른 노이즈 특성저하를 방지할 수 있고 또한 매칭회로의 설계 용이 및 사이즈 축소가 가능하게 된다.Therefore, the present invention can prevent noise deterioration due to the inflow of an unselected signal into the selected signal in the double input switching amplifier circuit, and also facilitate design of the matching circuit and reduction in size.

Claims

Double input low noise amplification comprising first and second RF amplifiers A1 and A2 and second and third amplifiers A3 and A4 for amplifying the output of a selected amplifier among the first and second amplifiers A1 and A2. In the circuit, the + switching voltage V2 indicated at the terminal b of the switch SW1 and the-output voltage of the bias circuit B1 are applied to the FET gate side of the first stage amplifier A1. The voltage OV appearing at the terminal a of the switch SW1 is applied. On the FET gate side of the ultra-short amplifier A2, the + switching voltage V2 and the bias appearing at the terminal a of the switch SW1 are biased. And an output voltage of the circuit B2 is applied, and a voltage OV appearing at the terminal b of the switch SW1 is applied to the drain side of the FET.