JPWO2021053453A5 - - Google Patents

Claims (2)

1. メモリセルアレイと、マルチプレクサ回路と、演算回路と、を有する半導体装置であって、
   前記メモリセルアレイは、行列状に配置されたｍ×ｎ個（ｍ、ｎは２以上の整数）のメモリセルと、ｎ本のビット線と、を有し、
   前記マルチプレクサ回路は、ｎ本の前記ビット線の中からｓ本（ｓは１以上ｎ以下の整数）の前記ビット線を選択する機能と、ｓ本の前記ビット線を介して前記メモリセルアレイから出力されたｓビットの重み係数のデータを、前記演算回路に供給する機能と、を有し、
   前記演算回路は、ｔ個（ｔは１以上ｓ以下の整数）の積和演算器を有し、
   前記演算回路は、ｔ個の前記積和演算器のそれぞれに、ｓビットの前記重み係数のデータからｕビット（ｕは１以上の整数、ｔ×ｕはｓ以下の整数）ずつ前記重み係数のデータを入力する機能を有し、
   ｔ個の前記積和演算器のそれぞれには、前記半導体装置の外部から入力されたｕビットの第２のデータが入力され、
   ｔ個の前記積和演算器のそれぞれにおいて、ｕビットの前記重み係数のデータと、ｕビットの前記第２のデータとを用いた演算処理が並行して行われる、
   半導体装置。
2. 請求項１において、
   前記メモリセルは、トランジスタを有し、
   前記トランジスタは、チャネル形成領域に金属酸化物を有する、
   半導体装置。