JPWO2020261433A1 - 半導体装置および電力変換装置 - Google Patents

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Abstract

半導体装置（１０１）は、第１電源端子（１）、第２電源端子（２）、および出力端子（３）と、第１電源端子と出力端子との間に接続された第１スイッチング素子（５１ａ〜５１ｃ）、および第２電源端子と出力端子との間に接続された第２スイッチング素子（６１ａ〜６１ｃ）とを備える。第１電源端子は、Ｘ方向において第２電源端子と間隔を隔てて対向する第１対向部（１２）と、Ｚ方向において第２電源端子と間隔を隔てて対向する第２対向部（１３，１４）と、Ｚ方向において第２対向部（１３）と間隔を隔てて対向する第３対向部（１１ｂ）とを含む。第１対向部および第２対向部は、通電時に第２電源端子において第１対向部および第２対向部の各々と対向する部分とは反対方向に電流が流れるように設けられている。第２対向部および第３対向部は、通電時に互いに反対方向に電流が流れるように設けられている。

Description

本発明は、半導体装置および電力変換装置に関する。
従来、電力変換装置に用いられる半導体装置として、半導体材料に炭化珪素（ＳｉＣ）を用いた半導体装置が提案されている。このような半導体装置では、半導体材料に珪素（Ｓｉ）を用いた半導体装置と比べて、スイッチング速度が速いため、オフ動作時に電流が速やかに減少してスイッチング損失が低減されるが、一方でスイッチング時のサージ電圧が増加する。
そこで、サージ電圧を低減するために、正極端子および負極端子の各一部が互いに積層された平行平板領域として構成された半導体装置が知られている（例えば、特許文献１参照）。このような半導体装置では、積層された２つの平行平板領域の一方には他方とは逆方向の電流が流れるため、正極端子および負極端子のインダクタンスが低減される。
特開２０１３−２２２８８５号公報
しかしながら、特許文献１に記載の半導体装置では、正極端子および負極端子が互いに対向する部分のみ有しており、かつ当該対向する部分は上下方向に対向する第１平板領域と、第１平板領域の長手方向に対向する湾曲領域のみを有している。
上記半導体装置では、正極端子および負極端子において互いに対向する部分が限られているため、スイッチング速度の更なる高速化を実現しながらも、これに伴うサージ電圧の増大を抑制することは困難である。
本発明の主たる目的は、従来の半導体装置と比べて、半導体装置に対するスイッチング速度の更なる高速化を実現しながらも、これに伴うサージ電圧の増大を抑制できる半導体装置および電力変換装置を提供することにある。
本発明に係る半導体装置は、第１電源端子、第２電源端子、および出力端子と、第１電源端子と出力端子との間に接続された少なくとも１つの第１スイッチング素子、および第２電源端子と出力端子との間に接続された少なくとも１つの第２スイッチング素子とを備える。第１電源端子は、第１方向において第２電源端子と間隔を隔てて配置されておりかつ第１方向と交差する第２方向に沿って配置されている第１対向部と、第２方向において第２電源端子と間隔を隔てて配置されておりかつ第１方向に沿って配置されている第２対向部と、第２方向において第２対向部と間隔を隔てて配置されておりかつ第１方向に沿って配置されている第３対向部を含む。第１対向部および第２対向部は、通電時に第２電源端子において第１対向部および第２対向部の各々と対向する部分とは反対方向に電流が流れるように設けられている。第２対向部および第３対向部は、通電時に互いに反対方向に電流が流れるように設けられている。
本発明によれば、従来の半導体装置と比べて、半導体装置に対するスイッチング速度の更なる高速化を実現しながらも、これに伴うサージ電圧の増大を抑制できる半導体装置および電力変換装置を提供することができる。
実施の形態１に係る半導体装置の斜視図である。 図１に示される第１電源端子および第２電源端子の分解斜視図である。 図１に示される第１電源端子および第２電源端子の側面図である。 図１に示される第１電源端子および第２電源端子の底面図である。 図１に示される第１電源端子の底面図である。 図１に示される第２電源端子の底面図である。 実施の形態２に係る半導体装置の斜視図である。 図７に示される第１電源端子および第２電源端子の分解斜視図である。 図７に示される第１電源端子および第２電源端子の側面図である。 図７に示される第１電源端子および第２電源端子の底面図である。 図７に示される第１電源端子の底面図である。 図７に示される第２電源端子の底面図である。 図７に示される第１電源端子および第２電源端子の側面図である。 実施の形態３に係る半導体装置の斜視図である。 図１４に示される第１電源端子および第２電源端子の分解斜視図である。 図１４に示されるプリント基板の平面図である。 図１４に示されるプリント基板の底面図である。 図１４に示される第１電源端子および第２電源端子の底面図である。 図１４に示される第１電源端子および第２電源端子の側面図である。 図１４に示される第１電源端子および第２電源端子の側面図である。 図１４に示されるプリント基板の斜視図である。 実施の形態４に係る半導体装置の斜視図である。 図２２に示される第１電源端子および第２電源端子の分解斜視図である。 図２２に示される第１電源端子及び第２電源端子の電流経路を示す斜視図である。 実施の形態５に係る半導体装置の斜視図である。 図２５に示される第１電源端子、第２電源端子、および絶縁部材の分解斜視図である。 図２５に示される第１電源端子、第２電源端子、および絶縁部材の平面図である。 図２５に示される第１電源端子、第２電源端子、および絶縁部材の側面図である。 実施の形態１〜５に係る第１電源端子および第２電源端子の変形例を示す分解斜視図である。 実施の形態６に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、以下の説明では、便宜上、第１方向としてのＸ方向、第２方向としてのＺ方向、および第３方向としてのＹ方向が用いられる。また、Ｘ方向の一方側から他方側に向かう方向が＋Ｘ方向、＋Ｘ方向の逆方向が−Ｘ方向とされる。同様に、Ｙ方向の一方側から他方側に向かう方向が＋Ｙ方向、＋Ｙ方向の逆方向が−Ｙ方向、Ｚ方向の一方側から他方側に向かう方向が＋Ｚ方向、＋Ｚ方向の逆方向が−Ｚ方向とされる。
実施の形態１．
図１に示されるように、半導体装置１０１は、第１電源端子１、第２電源端子２、出力端子３、およびベース板４を主に備える。第１電源端子１は、例えば電源の正極に接続される正極側端子である。第２電源端子２は、例えば電源の負極に接続される負極側端子である。出力端子３は、例えばモータ等に接続される出力端子である。
ベース板４は、基板３０、絶縁層４０、第１導体パターン５０、複数の第１スイッチング素子５１ａ〜５１ｃ、複数の第１ダイオード素子５２ａ〜５２ｃ、第２導体パターン６０、複数の第２スイッチング素子６１ａ〜６１ｃ、および複数の第２ダイオード素子６２ａ〜６２ｃ、および第３導体パターン７０を含む。
基板３０は、Ｘ方向およびＹ方向に沿って延びる表面を有している。絶縁層４０は、基板３０の上記表面上に形成されている。第１導体パターン５０、第２導体パターン６０、および第３導体パターン７０は、絶縁層４０上に並んで配置されている。第１導体パターン５０、第２導体パターン６０、および第３導体パターン７０は、Ｘ方向に互いに間隔を隔てて配置されている。第１導体パターン５０、第２導体パターン６０、および第３導体パターン７０の各々は、Ｙ方向に沿って延びている。
第１電源端子１は、例えばワイヤボンドを介して、第１導体パターン５０に接続されている。第２電源端子２は、例えばワイヤボンドを介して、第３導体パターン７０に接続されている。出力端子３は、例えばワイヤボンドを介して、第２導体パターン６０に接続されている。第１電源端子１および第２電源端子２と、出力端子３とは、Ｙ方向においてベース板４を挟むように配置されている。半導体装置１０１は、例えば複数の出力端子３を備えている。複数の出力端子３は、Ｘ方向において並んで配置されている。一方の出力端子３は第１電源端子１とＹ方向に並んで配置されており、他方の出力端子３は第２電源端子２とＹ方向に並んで配置されている。第１電源端子１および第２電源端子２の各構成および配置についての詳細は後述する。
複数の第１スイッチング素子５１ａ〜５１ｃ、および複数の第２スイッチング素子６１ａ〜６１ｃは、任意の自己消弧型スイッチング素子であればよいが、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。第１スイッチング素子５１ａ〜５１ｃおよび第２スイッチング素子６１ａ〜６１ｃを構成する半導体材料は、炭化珪素（ＳｉＣ）を含む。
複数の第１スイッチング素子５１ａ〜５１ｃおよび複数の第１ダイオード素子５２ａ〜５２ｃは、Ｙ方向において第１導体パターン５０上に並んで配置されている。複数の第１スイッチング素子５１ａ〜５１ｃの各ソースは、例えばワイヤボンドを介して、第２導体パターン６０に接続されている。複数の第１スイッチング素子５１ａ〜５１ｃの各ドレインは、例えばはんだを介して、第１導体パターン５０に接続されている。複数の第１ダイオード素子５２ａ〜５２ｃの各アノードは、例えばワイヤボンドを介して第２導体パターン６０に接続されている。複数の第１ダイオード素子５２ａ〜５２ｃの各カソードは、例えばはんだを介して第１導体パターン５０に接続されている。
複数の第２スイッチング素子６１ａ〜６１ｃおよび複数の第２ダイオード素子６２ａ〜６２ｃは、Ｙ方向において第２導体パターン６０上に並んで配置されている。複数の第２スイッチング素子６１ａ〜６１ｃの各ソースは、例えばワイヤボンドを介して、第３導体パターン７０に接続されている。複数の第２スイッチング素子６１ａ〜６１ｃの各ドレインは、例えばはんだを介して、第２導体パターン６０に接続されている。複数の第２ダイオード素子６２ａ〜６２ｃの各アノードは、例えばワイヤボンドを介して第３導体パターン７０に接続されている。複数の第２ダイオード素子６２ａ〜６２ｃの各カソードは、例えばはんだを介して第２導体パターン６０に接続されている。
すなわち、第１電源端子１に接続された第１導体パターン５０と、出力端子３に接続された第２導体パターン６０とは、複数の第１スイッチング素子５１ａ〜５１ｃおよび複数の第１ダイオード素子５２ａ〜５２ｃを介して接続されている。第２電源端子２に接続された第３導体パターン７０と、出力端子３に接続された第２導体パターン６０とは、複数の第２スイッチング素子６１ａ〜６１ｃおよび複数の第２ダイオード素子６２ａ〜６２ｃを介して接続されている。
次に、図２〜図６を参照して、第１電源端子１および第２電源端子２の各構成および配置について説明する。図２〜図４に示されるように、第１電源端子１は、Ｘ方向において第２電源端子２と間隔を隔てて対向する第１対向部１２と、Ｚ方向において第２電源端子２と間隔を隔てて対向する第２対向部１３，１４と、Ｚ方向において第２対向部１３，１４と間隔を隔てて対向する第３対向部１１ｂをさらに含む。第１電源端子１の第２対向部１３は、Ｚ方向において、第３対向部１１ｂと第２電源端子２との間に配置されている。第１電源端子１において、第２対向部１３，１４と第３対向部１１ｂとは、第１対向部１２を介して接続されている。第１対向部１２および第２対向部１３，１４は、通電時に第２電源端子２において第１対向部１２および第２対向部１３，１４の各々と対向する部分とは反対方向に電流が流れるように設けられている。第２対向部１３および第３対向部１１ｂは、通電時に互いに反対方向に電流が流れるように設けられている。
図２〜図５に示されるように、第１電源端子１は、第１外部接続部１０、第１中間接続部１１〜１４、および第１内部接続部１５を有している。第１外部接続部１０は、半導体装置１０１の外部と接続される。第１内部接続部１５は、第１導体パターン５０を介して第１スイッチング素子５１ａ〜５１ｃと接続されている。第１中間接続部１１〜１４は、第１外部接続部１０と第１内部接続部１５との間を接続している。第１中間接続部１１〜１４は、第１部分１１、第２部分１２、第３部分１３、および第４部分１４を有している。第１部分１１、第２部分１２、第３部分１３、および第４部分１４は、順に直列に接続されている。
第１部分１１は、第１外部接続部１０と接続されており、かつＸ方向に沿って延びている。第２部分１２は、第１部分１１と接続されており、かつＺ方向に沿って延びている。第３部分１３は、第２部分１２と接続されており、かつＸ方向に沿って延びている。第４部分１４は、第３部分１３と接続されており、かつＹ方向に沿って延びている。
第１部分１１は、例えばＺ方向に沿って延在する第１立上部分１１ａと、Ｘ方向に沿って延在する水平延在部分１１ｂとを有している。第１立上部分１１ａのＺ方向の一端である＋Ｚ方向側端部は、第１外部接続部１０のＸ方向の一端である＋Ｘ方向側端部に接続されている。第１立上部分１１ａのＺ方向の他端である−Ｚ方向側端部は、水平延在部分１１ｂのＸ方向の一端である−Ｘ方向側端部に接続されている。水平延在部分１１ｂのＸ方向における他端である＋Ｘ方向側端部は、第２部分１２のＺ方向の一端である＋Ｚ方向側端部に接続されている。第２部分１２のＺ方向の他端である−Ｚ方向側端部は、第３部分１３のＸ方向の一端である＋Ｘ方向側端部に接続されている。第３部分１３のＸ方向の他端である−Ｘ方向側端部は、第１部分１１の水平延在部分１１ｂのＸ方向の上記一端である−Ｘ方向側端部と、Ｚ方向に間隔を隔てて配置されている。第３部分１３のＹ方向の一端である−Ｙ方向側端部は、第１部分１１の水平延在部分１１ｂのＹ方向の一端である−Ｙ方向側端部と、Ｚ方向に間隔を隔てて配置されている。第３部分１３のＹ方向の他端である＋Ｙ方向側端部は、第１部分１１の水平延在部分１１ｂのＹ方向の他端である＋Ｙ方向側端部と、Ｚ方向に間隔を隔てて配置されており、かつ第４部分１４のＹ方向の一端である−Ｙ方向側端部に接続されている。第４部分１４のＹ方向の他端である＋Ｙ方向側端部は、第１内部接続部１５のＹ方向の一端である−Ｙ方向側端部に接続されている。第１内部接続部１５は、ワイヤボンドを介して第１導体パターン５０に接続されている。
図２〜図４，および図６に示されるように、第２電源端子２は、第２外部接続部２０、第２中間接続部２１〜２４、および第２内部接続部２５を有している。第２外部接続部２０は、半導体装置１０１の外部と接続される。第２内部接続部２５は、第３導体パターン７０を介して第２スイッチング素子６１ａ〜６１ｃと接続されている。第２中間接続部２１〜２４は、第２外部接続部２０と第２内部接続部２５との間を接続している。
第２中間接続部２１〜２４は、第５部分２１，２２、第６部分２３、および第７部分２４を有している。第５部分２１，２２は、第２外部接続部２０と接続されており、かつＺ方向に沿って延びている。第６部分２３は、第５部分２１，２２に接続されており、かつＸ方向に沿って延びている。第７部分２４は、第６部分２３に接続されており、かつＹ方向に沿って延びている。
第５部分２１，２２は、例えばＺ方向に沿って延在する第２立上部分２１および第３立上部分２２を有している。第２立上部分２１のＺ方向の一端である＋Ｚ方向側端部は、第２外部接続部２０のＸ方向の一端である−Ｘ方向側端部に接続されている。第２立上部分２１のＺ方向の他端である−Ｚ方向側端部は、第３立上部分２２のＺ方向の一端である＋Ｚ方向側端部に接続されている。第３立上部分２２のＺ方向の他端である−Ｚ方向側端部は、第６部分２３のＸ方向の一端である＋Ｘ方向側端部に接続されている。第７部分２４のＹ方向の一端である−Ｙ方向側端部は、第６部分２３のＹ方向の一端である＋Ｙ方向側端部の一部に接続されている。第７部分２４のＹ方向の他端である＋Ｙ方向側端部は、第２内部接続部２５のＹ方向の一端である−Ｙ方向側端部の一部に接続されている。第２内部接続部２５は、ワイヤボンドを介して第３導体パターン７０に接続されている。
第１電源端子１の第１外部接続部１０、第１部分１１、第２部分１２、第３部分１３、第４部分１４、および第１内部接続部１５の各々は、平板状に構成されている。第２電源端子２の第２外部接続部２０、第５部分２１，２２、第６部分２３、第７部分２４、および第２内部接続部２５の各々は、平板状に構成されている。第１電源端子１および第２電源端子２は、例えば予め定められた形状に抜かれた平板が折り曲げられることにより、形成される。第１電源端子１の第１外部接続部１０、第１部分１１、第２部分１２、第３部分１３、第４部分１４、および第１内部接続部１５の各厚みは、等しい。第２電源端子２の第２外部接続部２０、第５部分２１，２２、第６部分２３、第７部分２４、および第２内部接続部２５の各厚みは、等しい。
図１および図３に示されるように、第１電源端子１の第２部分１２と、第２電源端子２の第５部分２１，２２の第３立上部分２２とは、Ｘ方向に互いに間隔を隔てて対向している。第２部分１２と第３立上部分２２とは、Ｘ方向から視て重なるように配置されている。第２部分１２は、第５部分２１，２２よりも−Ｘ方向側に配置されている。
図１および図３に示されるように、第１電源端子１の第３部分１３と、第２電源端子２の第６部分２３とは、Ｚ方向に互いに間隔を隔てて対向している。第１電源端子１の第４部分１４と、第２電源端子２の第７部分２４とは、Ｚ方向に互いに間隔を隔てて対向している。第１内部接続部１５と、第２内部接続部２５の一部とは、Ｚ方向に互いに間隔を隔てて対向している。第３部分１３と第６部分２３とは、Ｚ方向から視て重なるように配置されている。第４部分１４と第７部分２４とは、Ｚ方向から視て重なるように配置されている。第１内部接続部１５と第２内部接続部２５の一部とは、Ｚ方向から視て重なるように配置されている。ベース板４に対する第１外部接続部１０および第２外部接続部２０の高さは、例えば等しい。第３部分１３、第４部分１４，および第１内部接続部１５は、第６部分２３、第７部分２４、および第２内部接続部２５よりも＋Ｚ方向側に配置されている。
上記第１対向部は、第２部分１２を有している。上記第２対向部は、第３部分１３、第４部分１４、および第１内部接続部１５の上記一部を有している。
第１外部接続部１０、第１部分１１、第２部分１２および第３部分１３のＹ方向の各幅は、互いに等しい。第１部分１１の水平延在部分１１ｂ、第３部分１３、第４部分１４、および第１内部接続部１５のＸ方向の各幅は、互いに等しい。第１部分１１の水平延在部分１１ｂのＸ方向の幅は、第１立上部分１１ａのＺ方向の幅よりも広い。第１電源端子１においてＸ方向に延在する部分のＸ方向の長さの和は、第１電源端子１においてＺ方向に延在する部分のＺ方向の長さの和よりも長い。第１部分１１および第３部分１３のＸ方向の長さの和は、第１部分１１および第２部分１２のＺ方向の長さの和よりも長い。
第２外部接続部２０、第５部分２１，２２、および第６部分２３のＹ方向の各幅は、互いに等しい。第６部分２３および第２内部接続部２５のＸ方向の各幅は、第７部分２４のＸ方向の幅よりも広い。
第２外部接続部２０、第５部分２１，２２、および第６部分２３のＹ方向の各幅は、例えば、第１外部接続部１０、第１部分１１、第２部分１２および第３部分１３のＹ方向の各幅と等しい。第６部分２３のＸ方向の幅は、第１部分１１の水平延在部分１１ｂ、第３部分１３、第４部分１４、および第１内部接続部１５のＸ方向の各幅よりも広い。第７部分２４のＸ方向の幅は、例えば、第４部分１４のＸ方向の幅よりも広い。
第２部分１２と第５部分２２との間のＸ方向の間隔、第３部分１３と第６部分２３との間のＺ方向の間隔、第４部分１４と第７部分２４との間のＺ方向の間隔、および第１内部接続部１５と第２内部接続部２５との間のＺ方向の間隔は、例えば互いに等しい。
第１部分１１の水平延在部分１１ｂのＸ方向の幅は、第５部分２１，２２の第２立上部分２１のＺ方向の幅よりも広い。
図３に示されるように、第１電源端子１の第１部分１１の水平延在部分１１ｂと第３部分１３との間のＺ方向の間隔ｄ１は、第１外部接続部１０と第１内部接続部１５との間のＺ方向の間隔ｄ２よりも短い。上記間隔ｄ１は、例えば上記間隔ｄ２の半分以下である。上記間隔ｄ１は、例えば第２部分１２と第５部分２２との間のＸ方向の間隔、第３部分１３と第６部分２３との間のＺ方向の間隔、第４部分１４と第７部分２４との間のＺ方向の間隔、および第１内部接続部１５と第２内部接続部２５との間のＺ方向の間隔の各々よりも短い。
第１電源端子１が外部電源の正極に接続されかつ第２電源端子２が外部電源の負極に接続された状態において半導体装置１０１が通電されたとき、第１電源端子１および第２電源端子２には、図３〜図６において矢印で示される電流の経路が形成される。
第１電源端子１には、第１外部接続部１０、第１部分１１、第２部分１２、第３部分１３、第４部分１４、および第１内部接続部１５を順に流れる電流経路が形成される。第２電源端子２には、第２内部接続部２５，第７部分２４、第６部分２３、第３立上部分２２、第２立上部分２１、および第２外部接続部２０を順に流れる電流経路が形成される。
第１電源端子１の上記電流経路は、第１電源端子１の第１外部接続部１０と第１内部接続部１５との間を上記中間接続部を介して最短距離で結ぶ。電流経路ａは、第１外部接続部１０を流れる電流経路である。電流経路ｂは、第１部分１１を流れる電流経路である。電流経路ｃは、第２部分１２を流れる電流経路である。電流経路ｄは、第３部分１３を流れる電流経路である。電流経路ｄは、第２部分１２に対し、−Ｘ方向側かつ＋Ｙ方向側に向かう経路である。電流経路ｅは、第４部分１４および第１内部接続部１５を流れる電流経路である。第１電源端子１に形成される各電流経路ａ〜ｅのＸ方向の長さの和は、各電流経路ａ〜ｅのＺ方向の長さの和よりも長い。
第２電源端子２の上記電流経路は、第２電源端子２の第２外部接続部２０と第２内部接続部２５との間を上記中間接続部を介して最短距離で結ぶ。電流経路ｏは、第２内部接続部２５を流れる電流経路である。電流経路ｐは、第７部分２４を流れる電流経路である。電流経路ｑは、第６部分２３を流れる電流経路である。電流経路ｒは、第３立上部分２２および第２立上部分２１を流れる電流経路である。電流経路ｓは、第２外部接続部２０を流れる電流経路である。
図３および図４に示されるように、第１電源端子１の第２部分１２に形成される電流経路ｃは、第２電源端子２の第５部分２２に形成される電流経路ｒと平行に配置されかつ逆方向を向いている。第１電源端子１の第３部分１３に形成される電流経路ｄは、第２電源端子２の第６部分２３に形成される電流経路ｑと平行に配置されかつ逆方向を向いている。第１電源端子１の第４部分１４に形成される電流経路ｅは、第２電源端子２の第７部分２４に形成される電流経路ｐと平行に配置されかつ逆方向を向いている。第１電源端子１の第１内部接続部１５に形成される電流経路ｅは、第２電源端子２の第２内部接続部２５に形成される電流経路ｏのＹ方向成分と逆方向を向いている。つまり、第１電源端子１および第２電源端子２の各第１対向部を流れる電流は互いに逆方向を向いており、かつ第１電源端子１および第２電源端子２の各第２対向部を流れる電流は互いに逆方向を向いている。
図３および図４に示されるように、第１電源端子１において、第１部分１１の水平延在部分１１ｂに形成される電流経路ｂは、第１電源端子１の第３部分１３に形成される電流経路ｄのＸ方向成分と逆方向を向いている。
＜作用効果＞
上述のように、従来の半導体装置では、正極側端子および負極側端子が互いに対向する部分のみを有しており、正極側端子または負極側端子において一部分が他の部分と対向するように設けられていない。
これに対し、半導体装置１０１では、第１電源端子１および第２電源端子２が第１対向部および第２対向部を有しながらも、第１電源端子１がＺ方向に対向する第１部分の水平延在部分１１ｂと第３部分１３とを有している。そのため、半導体装置１０１では、第１対向部および第２対向部において第１電源端子１と第２電源端子２との間に生じる相互インダクタンスが第１電源端子１および第２電源端子２の各寄生インダクタンスを減少させるように作用するとともに、第３対向部において第１電源端子１の第１部分１１と第３部分１３との間に生じる相互インダクタンスが第１電源端子１の寄生インダクタンスを減少させるように作用する。言い換えると、半導体装置１０１では、第１電源端子１の第２内部接続部２５、第３部分１３、および第４部分１４、ならびに第２電源端子２の第５部分２２、第６部分２３、および第７部分２４の各寄生インダクタンスが低減されているのみならず、第１電源端子１の第１部分１１の寄生インダクタンスも低減されている。
つまり、半導体装置１０１によれば、上記従来の半導体装置と比べて第１電源端子１および第２電源端子２のインダクタンスが低減されている。そのため、半導体装置１０１では、現在のスイッチング素子と比べてスイッチング速度がさらに高速化された第１スイッチング素子５１ａ〜５１ｃおよび第２スイッチング素子６１ａ〜６１ｃを備える場合にも、上記従来の半導体装置と比べて、サージ電圧の増加が抑制され得る。その結果、半導体装置１０１によれば、従来の半導体装置と比べて、信頼性が高められている。
半導体装置１０１では、第１部分の水平延在部分１１ｂが第１立上部分１１ａを介して第１外部接続部１０と接続されているため、水平延在部分１１ｂと第３部分１３との間のＺ方向の距離は、第１外部接続部１０と第３部分１３との間のＺ方向の距離よりも短くなる。そのため、半導体装置１０１の第１電源端子１のインダクタンスは、第１外部接続部１０が第１部分１１を介さずにＺ方向に延長された第２部分１２と接続されて第１外部接続部１０と第３部分１３とが上記間隔ｄ２を隔てて対向した構成を備える第１電源端子１のインダクタンスと比べて、低減されている。
また、半導体装置１０１では、第１部分の水平延在部分１１ｂのＸ方向の長さＬ１は、第１立上部分１１ａのＺ方向の長さＬ２よりも長い。そのため、半導体装置１０１の第１電源端子１のインダクタンスは、上記長さＬ２だけＺ方向に延長された第２部分１２が第５部分２１，２２と対向した構成を備える第１電源端子１のインダクタンスと比べて、低減されている。
また、半導体装置１０１では、第２対向部が第１対向部としての第２部分１２とＸ方向に連なる第３部分１３を有している。言い換えると、第２部分１２に対してＸ方向に延在する第３部分１３が、第２対向部の一部を成している。比較例として、第１電源端子１の第３部分１３が第２部分１２に対して−Ｘ方向に向かって延在し、かつ第２電源端子２の第６部分２３が第５部分２２に対して＋Ｘ方向に延在するように設けられている構成を考える。上記比較例は、第２部分１２と第５部分２２とがＸ方向に間隔を隔てて対向する点で半導体装置１０１と共通するが、第３部分１３および第６部分２３はＺ方向に間隔を隔てて対向せず第４部分１４のみが第２対向部を成す点で半導体装置１０１とは異なる。本発明者らは、シミュレーション評価等によって、半導体装置１０１の内部配線の寄生インダクタンスが上記比較例での内部配線の寄生インダクタンスよりも小さく、かつ第３部分１３が第２対向部の一部を成していることが上記寄生インダクタンスの低減に大きく寄与することを確認した。
実施の形態２．
図７〜図１３に示されるように、実施の形態２に係る半導体装置１０２は、実施の形態１に係る半導体装置１０１と基本的に同様の構成を備えるが、第１電源端子１がＹ方向において第２電源端子２と間隔を隔てて対向する第４対向部をさらに含む点で、半導体装置１０１とは異なっている。
半導体装置１０２の第１電源端子１および第２電源端子２は、半導体装置１０１の第１電源端子１および第２電源端子２と基本的に同様の構成を備えるが、第１内部接続部１５と第２内部接続部２５とがＹ方向において互いに間隔を隔てて対向している点で、半導体装置１０１の第１電源端子１および第２電源端子２とは異なる。
第４部分１４のＹ方向の長さは、第７部分２４のＹ方向の長さよりも長い。第４部分１４のＹ方向の上記他端である＋Ｙ方向側端部は、第７部分２４のＹ方向の上記他端である＋Ｙ方向側端部よりも、Ｙ方向において出力端子３側に配置されている。
第１内部接続部１５は、第２内部接続部２５よりも、Ｙ方向において出力端子３側に配置されている。第１内部接続部１５は、第４部分１４の上記＋Ｙ方向側端部に接続されたＺ方向の一端と、第１導体パターン５０に接続されたＺ方向の他端とを有している。第２内部接続部２５は、第７部分２４の上記＋Ｙ方向側端部に接続されたＺ方向の一端と、第３導体パターン７０に接続されたＺ方向の他端とを有している。
第１内部接続部１５は、例えばはんだを介して第１導体パターン５０に接続されている。第２内部接続部２５は、例えばはんだを介して第３導体パターン７０に接続されている。
第１電源端子１が外部電源の正極に接続されかつ第２電源端子２が外部電源の負極に接続された状態において半導体装置１０２が通電されたとき、第１電源端子１および第２電源端子２には、図９〜図１３において矢印で示される電流の経路が形成される。
半導体装置１０２の第１電源端子１および第２電源端子２に形成される各電流経路は、第１内部接続部１５を−Ｚ方向に流れる電流経路ｆと、第２内部接続部２５を＋Ｚ方向に流れる電流経路ｏとを有している点で、半導体装置１０１のそれとは異なる。
図９および図１０に示されるように、第１電源端子１の第２部分１２に形成される電流経路ｃは、第２電源端子２の第５部分２２に形成される電流経路ｒと平行に配置されかつ逆方向を向いている。第１電源端子１の第３部分１３に形成される電流経路ｄは、第２電源端子２の第６部分２３に形成される電流経路ｑと平行に配置されかつ逆方向を向いている。第１電源端子１の第４部分１４に形成される電流経路ｅは、第２電源端子２の第７部分２４に形成される電流経路ｐと平行に配置されかつ逆方向を向いている。第１電源端子１の第１内部接続部１５に形成される電流経路ｆは、第２電源端子２の第２内部接続部２５に形成される電流経路ｏと平行に配置されかつ逆方向を向いている。つまり、第１電源端子１および第２電源端子２の各第１対向部を流れる電流は互いに逆方向を向いており、かつ第１電源端子１および第２電源端子２の各第２対向部を流れる電流は互いに逆方向を向いている。
図９および図１０に示されるように、第１電源端子１において、第１部分１１の水平延在部分１１ｂに形成される電流経路ｂは、第１電源端子１の第３部分１３に形成される電流経路ｄのＸ方向成分と逆方向を向いている。
半導体装置１０２は、半導体装置１０１と基本的に同様の構成を備えているため、半導体装置１０１と同様の効果を奏することができる。さらに、半導体装置１０２では、第１内部接続部１５と第２内部接続部２５とがＹ方向において対向するように設けられているため、半導体装置１０１と比べて、第１電源端子１および第２電源端子２のインダクタンスが低減されている。
実施の形態３．
図１４〜図２１に示されるように、実施の形態３に係る半導体装置１０３は、実施の形態２に係る半導体装置１０２と基本的に同様の構成を備えるが、第１電源端子１と第１スイッチング素子５１ａ〜５１ｃとの間を接続する第１導体５０ａおよび第２電源端子２と第２スイッチング素子６１ａ〜６１ｃとの間を接続する第２導体７０ｂの各々が互いに間隔を隔てて対向している点で、半導体装置１０２とは異なる。
図１５に示されるように、半導体装置１０３のベース板４は、半導体装置１０１のベース板４と基本的に同様の構成を備えるが、絶縁層４０上に配置された第１パッド８０ａ、第２パッド８０ｂ、および第３パッド８０ｃをさらに含む点で、半導体装置１０１のベース板４とは異なる。第１パッド８０ａおよび第２パッド８０ｂは、第１導体パターン５０に接続されている。第３パッド８０ｃは、第２導体パターン６０と接続されている。
複数の第１スイッチング素子５１ａ〜５１ｃは、例えばＸ方向に並んで配置されている。複数の第１ダイオード素子５２ａ〜５２ｃは、例えばＸ方向に並んで配置されている。複数の第２スイッチング素子６１ａ〜６１ｃは、例えばＸ方向に並んで配置されている。複数の第２ダイオード素子６２ａ〜６２ｃは、例えばＸ方向に並んで配置されている。第１パッド８０ａおよび第２パッド８０ｂは、例えばＸ方向において第３パッド８０ｃを挟むように配置されている。複数の第１スイッチング素子５１ａ〜５１ｃおよび複数の第１ダイオード素子５２ａ〜５２ｃと、複数の第２スイッチング素子６１ａ〜６１ｃおよび複数の第２ダイオード素子６２ａ〜６２ｃとは、例えばＹ方向において第１パッド８０ａ、第２パッド８０ｂ、および第３パッド８０ｃを挟むように配置されている。
半導体装置１０３は、Ｚ方向においてベース板４と積層されるプリント基板８０をさらに備える。第１導体５０ａおよび第２導体７０ｂは、プリント基板８０の一方および他方の表面上に形成されている。プリント基板８０は、一方の表面上に形成された第１導体５０ａ、第３導体６０ａ、および第４導体７０ａと、他方の表面上に形成された第２導体７０ｂ、第５導体５０ｂ、第６導体５０ｃ、および第７導体６０ｂとを含む。第１導体５０ａ、第３導体６０ａ、および第４導体７０ａは、互いに間隔を隔てて配置されている。第２導体７０ｂ、第５導体５０ｂ、第６導体５０ｃ、および第７導体６０ｂは、互いに間隔を隔てて配置されている。
プリント基板８０は、上記他方の表面がＺ方向においてベース板４と対向するように配置されている。言い換えると、プリント基板８０の上記一方の表面は＋Ｚ方向を向き、上記他方の表面は−Ｚ方向を向いている。プリント基板８０において、第１導体５０ａと第２導体７０ｂとは、Ｚ方向において間隔を隔てて対向している。
第５導体５０ｂおよび第６導体５０ｃは、プリント基板８０の内部に形成された複数の導電部材５０ｄ、５０ｅを介して、第１導体５０ａと電気的に接続されている。第７導体６０ｂは、プリント基板８０の内部に形成された複数の導電部材６０ｃを介して、第３導体６０ａと電気的に接続されている。第２導体７０ｂは、プリント基板８０の内部に形成された複数の導電部材７０ｃを介して、第４導体７０ａと電気的に接続されている。プリント基板８０には、一方の表面から他方の表面に貫通する複数のスルーホールが形成されており、各導電部材は各スルーホールの内部に配置されている。各導電部材は、例えばメッキ膜として構成されている。第１導体５０ａと第５導体５０ｂおよび第６導体５０ｃとを接続する導電部材５０ｄ，５０ｅは、Ｙ方向において、第３導体６０ａと第７導体６０ｂとを接続する導電部材６０ｃと、第４導体７０ａと第２導体７０ｂとを接続する導電部材６０ｄとの間に配置されている。第１導体５０ａと第５導体５０ｂとを接続する導電部材５０ｄ，５０ｅは、Ｙ方向において、第１導体５０ａと第６導体５０ｃとを接続する導電部材５０ｅと、間隔を隔てて配置されている。
第１導体５０ａは、例えばはんだを介して、第１電源端子１の第１内部接続部１５と接続されている。第１導体５０ａにおいて第１内部接続部１５と接続される部分は、上記導電部材５０ｄ，５０ｅよりも第４導体７０ａ側に配置されている。第３導体６０ａは、例えばはんだを介して、出力端子３と接続されている。第４導体７０ａは、例えばはんだを介して、第２電源端子２の第２内部接続部２５と接続されている。
第２導体７０ｂは、例えばはんだを介して、複数の第２スイッチング素子６１ａの各ソースおよび複数の第１ダイオード素子５２ａ〜５２ｃの各アノードと接続されている。
第２導体７０ｂにおいて複数の第２スイッチング素子６１ａの各ソースおよび複数の第１ダイオード素子５２ａ〜５２ｃの各アノードと接続されている各部分は、上記導電部材７０ｃよりも第５導体５０ｂおよび第６導体５０ｃ側に配置されている。第５導体５０ｂは、例えばはんだを介して、第１パッド８０ａと接続されている。第６導体５０ｃは、例えばはんだを介して、第２パッド８０ｂと接続されている。第７導体６０ｂは、例えばはんだを介して、複数の第１スイッチング素子５１ａ〜５１ｃの各ソースおよび複数の第１ダイオード素子５２ａ〜５２ｃの各アノードと接続されている。
言い換えると、複数の第１スイッチング素子５１ａ〜５１ｃの各ドレインおよび複数の第１ダイオード素子５２ａ〜５２ｃの各カソードは、第１導体パターン５０、第１パッド８０ａ、第２パッド８０ｂ、第５導体５０ｂ、第６導体５０ｃ、および第１導体５０ａを介して、第１電源端子１に接続されている。複数の第１スイッチング素子５１ａ〜５１ｃの各ソースおよび複数の第１ダイオード素子５２ａ〜５２ｃの各アノードは、第７導体６０ｂおよび第３導体６０ａを介して、出力端子３に接続されている。
複数の第２スイッチング素子６１ａ〜６１ｃの各ドレインおよび複数の第２ダイオード素子６２ａ〜６２ｃの各カソードは、第２導体パターン６０、第３パッド８０ｃ、プリント基板８０の第７導体６０ｂ、および第３導体６０ａを介して出力端子３に接続されている。複数の第２スイッチング素子６１ａ〜６１ｃの各ソースおよび複数の第２ダイオード素子６２ａ〜６２ｃの各アノードは、第２導体７０ｂおよび第４導体７０ａを介して第２電源端子２に接続されている。
図１６に示されるように、プリント基板８０において、第１導体５０ａ、第３導体６０ａ、および第４導体７０ａは、互いに間隔を隔てて配置されている。第１導体５０ａは、Ｙ方向に沿って延びている。第３導体６０ａと第４導体７０ａとは、Ｙ方向において第１導体５０ａを挟むように配置されている。
図１７に示されるように、プリント基板８０において、第２導体７０ｂ、第５導体５０ｂ、第６導体５０ｃ、および第７導体６０ｂは、互いに間隔を隔てて配置されている。第５導体５０ｂおよび第６導体５０ｃは、Ｘ方向において第７導体６０ｂを挟むように配置されている。
第１電源端子１が外部電源の正極に接続されかつ第２電源端子２が外部電源の負極に接続された状態において半導体装置１０３が通電されたとき、第１電源端子１および第２電源端子２には、図１８〜図２１において矢印で示される電流の経路が形成される。
図１８〜図２０に示されるように、半導体装置１０３の第１電源端子１および第２電源端子２に形成される各電流経路は、図９〜図１３に示される半導体装置１０２の第１電源端子１および第２電源端子２に形成される各電流経路と同等である。
図２１に示されるように、半導体装置１０３では、第１導体５０ａに形成される電流経路ｔが、第２導体７０ｂに形成される電流経路ｕと平行に配置されかつ逆方向を向いている。
半導体装置１０３は、半導体装置１０２と基本的に同様の構成を備えているため、半導体装置１０１，１０２と同様の効果を奏することができる。さらに、半導体装置１０３では、第１電源端子１と出力端子３との間に配置された第１導体５０ａと、第２電源端子２と出力端子３との間に配置された第２導体７０ｂとがＺ方向において対向するように設けられているため、半導体装置１０１，１０２と比べて、第１電源端子１と出力端子３とを接続する配線部および第２電源端子２と出力端子３とを接続する配線部の各インダクタンスが低減されている。
実施の形態４．
図２２〜図２４に示されるように、実施の形態４に係る半導体装置１０４は、実施の形態３に係る半導体装置１０３と基本的に同様の構成を備えるが、第１電源端子１、第２電源端子２、および出力端子３がプリント基板８０を介さずにベース板４上の各部材に接続されている点で、半導体装置１０３とは異なる。
複数の第１スイッチング素子５１ａ〜５１ｃの各ドレインおよび複数の第１ダイオード素子５２ａ〜５２ｃの各カソードは、第１導体パターン５０、第１パッド８０ａおよび第２パッド８０ｂを介して、第１電源端子１に接続されている。複数の第１スイッチング素子５１ａ〜５１ｃの各ソースおよび複数の第１ダイオード素子５２ａ〜５２ｃの各アノードは、出力端子３に直接接続されている。
第１電源端子１は、第１パッド８０ａおよび第２パッド８０ｂの各々に接続されている複数の第１内部接続部１５を含む。複数の第１内部接続部１５は、Ｘ方向に並んで配置されている。複数の第１内部接続部１５は、例えばＸ方向において間隔を隔てて配置されている。複数の第１内部接続部１５は、第４部分１４の上記＋Ｙ方向側端部に接続されている。
第４部分１４は、Ｙ方向において第３部分１３と連なる第１領域１４ａと、第１領域１４ａに対してＸ方向に延びている第２領域１４ｂとを有している。第１領域１４ａは、複数の第１内部接続部１５の少なくとも１つに接続されている。第２領域１４ｂは、複数の第１内部接続部１５の少なくとも他の１つに接続されている。第２領域１４ｂは、Ｘ方向において第３部分１３に対して第１外部接続部１０とは反対側に突出している。
複数の第２スイッチング素子６１ａ〜６１ｃの各ドレインおよび複数の第２ダイオード素子６２ａ〜６２ｃの各カソードは、第２導体パターン６０および第３パッド８０ｃを介して出力端子３に接続されている。複数の第２スイッチング素子６１ａ〜６１ｃの各ソースおよび複数の第２ダイオード素子６２ａ〜６２ｃの各アノードは、第２電源端子２に直接接続されている。
第２電源端子２は、複数の第２スイッチング素子６１ａ〜６１ｃの各ソースおよび複数の第２ダイオード素子６２ａ〜６２ｃの各アノードに接続されている複数の第２内部接続部２５を含む。第７部分２４および複数の第２内部接続部２５は、例えば１つの平板を成すように形成されている。複数の第２内部接続部２５は、Ｘ方向に並んで配置されている。複数の第２内部接続部２５は、第７部分２４の上記＋Ｙ方向側端部に接続されている。なお、複数の第２内部接続部２５は、図１４〜図２１に示される実施の形態３に係る複数の第２内部接続部２５と同様に、第７部分２４に対してＺ方向に突出した形状を有していてもよい。
第７部分２４は、Ｙ方向において第６部分２３と連なる第３領域２４ａと、第３領域２４ａに対してＸ方向に延びる第４領域２４ｂとを有している。第３領域２４ａは、複数の第２内部接続部２５の少なくとも１つに接続されている。第４領域２４ｂは、複数の第２内部接続部２５の少なくとも他の１つに接続されている。例えば、第２スイッチング素子６１ａのソースと接続されている第２内部接続部２５の全部と、第２スイッチング素子６１ｂのソースと接続されている第２内部接続部２５の一部とが、第４領域２４ｂの＋Ｙ方向側端部に接続されており、第２スイッチング素子６１ｂのソースと接続されている第２内部接続部２５の残部と、第２スイッチング素子６１ｃのソースと接続されている第２内部接続部２５の全部とが、第４領域２４ｂの＋Ｙ方向側端部に接続されている。第４領域２４ｂは、Ｘ方向において第６部分２３に対して第２外部接続部２０側に突出している。
第１領域１４ａと第３領域２４ａとはＺ方向において互いに間隔を隔てて対向している。第２領域１４ｂと第４領域２４ｂとはＺ方向において互いに間隔を隔てて対向している。
すなわち、半導体装置１０４の第１電源端子１は、半導体装置１０３の第１電源端子１と基本的に同様の構成を備えるが、Ｘ方向に並んで配置された複数の第１内部接続部１５を含み、第４部分１４がＸ方向に延びている点で、半導体装置１０３の第１電源端子１と異なる。半導体装置１０４の第２電源端子２は、半導体装置１０３の第２電源端子２と基本的に同様の構成を備えるが、Ｘ方向に並んで配置された複数の第２内部接続部２５を含み、第７部分２４がＸ方向に延びている点で、半導体装置１０３の第２電源端子２と異なる。すなわち、半導体装置１０４の第１電源端子１および第２電源端子２の第４部分１４、第１内部接続部１５、第７部分２４、および第２内部接続部２５以外の構成は、半導体装置１０３のそれらと同様である。そのため、第１電源端子１が外部電源の正極に接続されかつ第２電源端子２が外部電源の負極に接続された状態において半導体装置１０４が通電されたとき、第１外部接続部１０、第１部分１１、第２部分１２、第３部分１３、第２外部接続部２０、第５部分２１，２２、および第６部分２３の各々に形成される電流経路は、半導体装置１０３のそれらと同等である。
図２４では、第１電源端子１が外部電源の正極に接続されかつ第２電源端子２が外部電源の負極に接続された状態において半導体装置１０４が通電されたときに、第４部分１４および第７部分２４に形成される電流経路が、矢印で示されている。
図２４に示されるように、半導体装置１０４では、第３部分１３から複数の第１内部接続部１５の各々に至る複数の電流経路ｅが第４部分１４に形成される。同様に、第６部分２３から複数の第２内部接続部２５の各々に至る複数の電流経路ｐが第７部分２４に形成される。各電流経路ｅは、各電流経路ｑと平行に配置されかつ逆方向を向いている。
半導体装置１０４は、半導体装置１０３と基本的に同様の構成を備えているため、半導体装置１０１，１０２，１０３と同様の効果を奏することができる。さらに、半導体装置１０４では、第１電源端子１が複数の第１内部接続部１５を有しかつ第２電源端子２が複数の第２内部接続部２５を有しながらも、これに伴い形成される複数の電流経路の各々が平行かつ逆方向を向くように形成されているため、第１電源端子１および第２電源端子２のインダクタンスが低減されている。
半導体装置１０４と半導体装置１０３とでベース板４の構成を略同等とした場合、半導体装置１０４の第４部分１４と第７部分２４との対向部は、半導体装置１０３の第１導体５０ａと第２導体７０ｂとの対向部と同様に、Ｘ方向およびＹ方向に広く延在している。そのため、半導体装置１０４では、プリント基板８０に依らず、第１電源端子１の第１外部接続部１０と出力端子３とを接続する配線部および第２電源端子２の第２外部接続部２０と出力端子３とを接続する配線部の各インダクタンスが半導体装置１０３と同程度に低減されている。
半導体装置１０４では、第１領域１４ａと第３領域２４ａとがＺ方向において互いに間隔を隔てて対向しており、かつ第２領域１４ｂと第４領域２４ｂとがＺ方向において互いに間隔を隔てて対向している。つまり、半導体装置１０４の第４部分１４と第７部分２４との対向部は、第２領域１４ｂと第４領域２４ｂとの対向部を有している分だけ、半導体装置１０１，１０２，１０３の第４部分１４と第７部分２４との対向部と比べて広く延在している。そのため、半導体装置１０４では、半導体装置１０１，１０２，１０３と比べて、第１電源端子１および第２電源端子２の各インダクタンスが低減されている。
実施の形態５．
図２５〜図２８に示されるように、実施の形態５に係る半導体装置１０５は、実施の形態３に係る半導体装置１０３と基本的に同様の構成を備えるが、第１電源端子１の上記第１対向部および上記第２対向部の各々と第２電源端子２との間に配置された絶縁部材９０をさらに備えている点で、半導体装置１０３とは異なる。半導体装置１０５は、上記の点を除き、半導体装置１０１、半導体装置１０２または半導体装置１０４と同様の構成を備えていてもよい。
絶縁部材９０は、第１絶縁部９１と、第２絶縁部９２とを含む。第１絶縁部９１は、Ｘ方向およびＹ方向に沿って延びている。第２絶縁部９２は、Ｚ方向およびＹ方向に沿って延びている。第１絶縁部９１の＋Ｘ方向側端部が、第２絶縁部９２の−Ｚ方向側端部に接続されている。第１絶縁部９１および第２絶縁部９２は、例えば一体として構成されている。
第１絶縁部９１は、Ｚ方向において第１電源端子１と第２電源端子２との間に配置されている。図２７および図２８に示されるように、絶縁部材９０の第１絶縁部９１は、第３部分１３と第６部分２３との間、第４部分１４と第７部分２４との間、および第１内部接続部１５と第２内部接続部２５との間に配置されている部分と、当該部分からＸ方向またはＹ方向に延在している部分とを有している。図２７において、第１絶縁部９１の後者の部分は、第１絶縁部９１において第１電源端子１および第２電源端子２の外側に配置されている部分である。第１絶縁部９１の後者の部分は、第１電源端子１と第２電源端子２との間の沿面絶縁距離を長くする観点で、設けられている。
第２絶縁部９２は、Ｘ方向において第１電源端子１と第２電源端子２との間に配置されている。図２７および図２８に示されるように、絶縁部材９０の第２絶縁部９２は、第１外部接続部１０と第２外部接続部２０との間、第１部分１１と第２立上部分２１との間、および第２部分１２と第３立上部分２２との間に配置されている部分と、当該部分からＺ方向またはＹ方向に延在している部分とを有している。図２８において、後者の部分は、第１電源端子１および第２電源端子２の外側に配置されている部分である。第２絶縁部９２の後者の部分は、第１電源端子１と第２電源端子２との間の沿面絶縁距離を長くする観点で、設けられている。
絶縁部材９０を構成する材料は、電気的絶縁性を有する任意の材料であればよいが、ポリイミドまたはポリエーテルエーテルケトンを含む。絶縁部材９０を構成する材料の電気伝導率は、空気の電気伝導率よりも低い。絶縁部材９０の厚み、すなわち第１絶縁部９１のＺ方向の厚みおよび第２絶縁部９２のＸ方向の厚みは、絶縁部材９０が半導体装置１０５の定格電圧以上の電気的絶縁性を有する限りにおいて、特に制限されない。
絶縁部材９０の第１電源端子１および第２電源端子２に面する表面は、例えば接着性を有している。第１絶縁部９１は、例えばＸ方向およびＹ方向に沿って延びる母層と、該母層を挟むように配置された２つの接着層とを有している。第２絶縁部９２は、例えばＺ方向およびＹ方向に沿って延びる母層と、該母層を挟むように配置された２つの接着層とを有している。上記母層および接着層は、絶縁部材９０が上記電気的絶縁性を有するように、形成されている。各接着層は、第１電源端子１または第２電源端子２に接着されている。
半導体装置１０５は、半導体装置１０３と同様の構成を備えているため、半導体装置１０３と同様の効果を奏することができる。さらに、半導体装置１０５は絶縁部材９０を備えるため、半導体装置１０５の第１電源端子１と第２電源端子２との間の間隔は、絶縁部材９０を備えていない半導体装置１０３のそれらと比べて、短くされ得る。その結果、半導体装置１０５によるインダクタンス低減効果は、絶縁部材９０を備えていない半導体装置１０３のそれと比べて、高められている。
＜変形例＞
実施の形態１〜５に係る各半導体装置１０１〜１０５は、以下のような構成を備えていてもよい。
半導体装置１０１〜１０５では、第１電源端子１の第１部分１１および第３部分１３と第２電源端子２の第６部分とがＺ方向に積層されて平行平板化されている限りにおいて、その他の構成は特に制限されるものではない。例えば、第１外部接続部１０、第１部分１１、第２部分１２および第３部分１３のＹ方向の各幅は、互いに異なっていてもよい。また、第１部分１１および第３部分１３のＸ方向の長さの和は、第１部分１１および第２部分１２のＺ方向の長さの和よりも短くてもよい。
半導体装置１０１〜１０５における第２電源端子２は、第２外部接続部２０と第６部分２３との間を接続する第５部分２１，２２の全体がＺ方向に沿って延在しているが、これに限られるものではない。図２９に示されるように、第５部分２１，２２の第２立上部分２１は、Ｚ方向に沿って延在する垂直延在部分２１ａと、Ｘ方向に沿って延在する水平延在部分２１ｂとを有していてもよい。
図２９に示されるように、垂直延在部分２１ａのＺ方向の一端である＋Ｚ方向側端部は、第２外部接続部２０のＸ方向の一端である−Ｘ方向側端部に接続されていてもよい。垂直延在部分２１ａのＺ方向の他端である−Ｚ方向側端部は、水平延在部分２１ｂのＸ方向の一端である＋Ｘ方向側端部に接続されていてもよい。水平延在部分２１ｂのＸ方向の他端である−Ｘ方向側端部は、第３立上部分２２のＺ方向の一端である＋Ｚ方向側端部に接続されていてもよい。
また、水平延在部分２１ｂの少なくとも一部は、第１電源端子１の水平延在部分１１ｂと対向するように配置されていてもよい。垂直延在部分２１ａの少なくとも一部は、第１電源端子１の第１立上部分１１ａと対向するように配置されていてもよい。すなわち、垂直延在部分２１ａのＺ方向の他端である−Ｚ方向側端部は、水平延在部分２１ｂのＸ方向の一端である−Ｘ方向側端部に接続されていてもよい。
半導体装置１０１〜１０５において、第１電源端子１が正極端子として第２電源端子２が負極端子として構成されているが、これに限られるものではない。第１電源端子１が負極端子として、第２電源端子２が正極端子として構成されていてもよい。すなわち、第１電源端子１の第１内部接続部１５は、第３導体パターン７０を介して第２スイッチング素子６１ａ〜６１ｃと接続されていてもよい。第２電源端子２の第２内部接続部２５は、第１導体パターン５０を介して第１スイッチング素子５１ａ〜５１ｃと接続されていてもよい。
半導体装置１０１〜１０５において、第１電源端子１および第２電源端子２は、各図に示された第１電源端子１および第２電源端子２と、Ｙ方向に沿って延びる直線に対して線対称の構成を有していてもよい。
半導体装置１０１〜１０５では、第１電源端子１の第１立上部分１１ａ、第２部分１２および第２電源端子２の第５部分２１，２２がＺ方向に沿って延びている。なお、本明細書において、特定の部材が特定の方向に沿って延びているとは、特定の部材が当該特定の方向と平行に延びている構成に限定されるものではなく、特定の部材が当該特定の方向に対して１０度以下の角度を成している構成を指している。第１電源端子１の第１立上部分１１ａ、第２部分１２および第２電源端子２の第５部分２１，２２は、Ｚ方向に対して１０度超えの角度を成して傾斜していてもよい。
半導体装置１０１〜１０５では、第１スイッチング素子５１ａ〜５１ｃおよび第２スイッチング素子６１ａ〜６１ｃを構成する半導体材料はＳｉＣを含んでいるが、これに限られるものではない。好ましくは、第１スイッチング素子５１ａ〜５１ｃおよび第２スイッチング素子６１ａ〜６１ｃを構成する半導体材料は、珪素（Ｓｉ）のバンドギャップよりも広いバンドギャップを有する任意の材料である。例えば、第１スイッチング素子５１ａ〜５１ｃおよび第２スイッチング素子６１ａ〜６１ｃを構成する半導体材料は、ＳｉＣ、窒化ガリウム（ＧａＮ）、およびダイヤモンド（Ｃ）からなる群から選択される少なくとも１つを含んでいる。なお、第１スイッチング素子５１ａ〜５１ｃおよび第２スイッチング素子６１ａ〜６１ｃを構成する半導体材料は、Ｓｉであってもよい。
実施の形態６．
本実施の形態は、上述した実施の形態１〜５に係る半導体装置１０１〜１０５を電力変換装置に適用したものである。本実施の形態に係る電力変換装置は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに本発明を適用した場合について説明する。
図３０は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図３０に示す電力変換システムは、電源２００、電力変換装置３００、負荷４００から構成される。電源２００は、直流電源であり、電力変換装置３００に直流電力を供給する。電源２００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源２００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置３００は、電源２００と負荷４００の間に接続された三相のインバータであり、電源２００から供給された直流電力を交流電力に変換し、負荷４００に交流電力を供給する。電力変換装置３００は、図３０に示すように、直流電力を交流電力に変換して出力する主変換回路３０１と、主変換回路３０１を制御する制御信号を主変換回路３０１に出力する制御回路３０３とを備えている。
負荷４００は、電力変換装置３００から供給された交流電力によって駆動される三相の電動機である。なお、負荷４００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置３００の詳細を説明する。主変換回路３０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源２００から供給される直流電力を交流電力に変換し、負荷４００に供給する。主変換回路３０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路３０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路３０１は、上述した実施の形態１〜５に係る半導体装置１０１〜１０５のいずれかに相当する半導体装置３０２を備える。主変換回路３０１の各スイッチング素子および各還流ダイオードは、上述した実施の形態１〜５に係る複数の第１スイッチング素子５１ａ〜５１ｃ、複数の第２スイッチング素子６１ａ〜６１ｃ、第１ダイオード素子５２ａ〜５２ｃ、および第２ダイオード素子６２ａ〜６２ｃによって構成される。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路３０１の３つの出力端子は、負荷４００に接続される。
また、主変換回路３０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路は半導体装置３０２に内蔵されていてもよいし、半導体装置３０２とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路３０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路３０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路３０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路３０３は、負荷４００に所望の電力が供給されるよう主変換回路３０１のスイッチング素子を制御する。具体的には、負荷４００に供給すべき電力に基づいて主変換回路３０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路３０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路３０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路３０１が、実施の形態１〜５に係る半導体装置１０１〜１０５のいずれかを半導体装置３０２として備えるため、電力変換装置の信頼性を向上させることができる。
本実施の形態では、実施の形態１〜５に係る半導体装置１０１〜１０５の適用例として２レベルの三相インバータを例示したが、実施の形態１〜５に係る半導体装置１０１〜１０５の適用例はこれに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本実施の形態に係る電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
以上のように本発明の実施の形態について説明を行なったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
１ 第１電源端子、２ 第２電源端子、３ 出力端子、４ ベース板、１０ 第１外部接続部、１１，１２，１３，１４ 第１中間接続部、１１ 第１部分、１１ａ 第１立上部分、１１ｂ，２１ｂ 水平延在部分、１２ 第２部分、１３ 第３部分、１４ 第４部分、１４ａ 第１領域、１４ｂ 第２領域、１５ 第１内部接続部、２０ 第２外部接続部、２１，２２ 第５部分、２１ 第２立上部分、２１，２２，２３，２４ 第２中間接続部、２１ａ 垂直延在部分、２２ 第３立上部分、２３ 第６部分、２４ 第７部分、２４ａ 第３領域、２４ｂ 第４領域、２５ 第２内部接続部、３０ 基板、４０ 絶縁層、５０ 第１導体パターン、５０ａ 第１導体、５０ｂ 第５導体、５０ｃ 第６導体、５１ａ，５１ｃ 第１スイッチング素子、５２ａ，５２ｃ 第１ダイオード素子、６０ 第２導体パターン、６０ａ 第３導体、６０ｂ 第７導体、６１ａ，６１ｂ，６１ｃ 第２スイッチング素子、６２ａ，６２ｂ，６２ｃ 第２ダイオード素子、７０ 第３導体パターン、７０ａ 第４導体、７０ｂ 第２導体、８０ プリント基板、８０ａ 第１パッド、８０ｂ 第２パッド、８０ｃ 第３パッド、９０ 絶縁部材、９１ 第１絶縁部、９２ 第２絶縁部、１０１，１０２，１０３，１０４，１０５，３０２ 半導体装置、２００ 電源、３０１ 主変換回路、３００ 電力変換装置、３０３ 制御回路、４００ 負荷。

Claims (12)

  1. 第１電源端子、第２電源端子、および出力端子と、前記第１電源端子と前記出力端子との間に接続された少なくとも１つの第１スイッチング素子、および前記第２電源端子と前記出力端子との間に接続された少なくとも１つの第２スイッチング素子とを備え、
    前記第１電源端子は、第１方向において前記第２電源端子と間隔を隔てて配置されておりかつ前記第１方向と交差する第２方向に沿って配置されている第１対向部と、前記第２方向において前記第２電源端子と間隔を隔てて配置されておりかつ前記第１方向に沿って配置されている第２対向部と、前記第２方向において前記第２対向部と間隔を隔てて配置されておりかつ前記第１方向に沿って配置されている第３対向部を含み、
    前記第１対向部および前記第２対向部は、通電時に前記第２電源端子において前記第１対向部および前記第２対向部の各々と対向する部分とは反対方向に電流が流れるように設けられており、
    前記第２対向部および前記第３対向部は、通電時に互いに反対方向に電流が流れるように設けられている、半導体装置。
  2. 前記第２対向部および前記第３対向部は、前記第１対向部を介して接続されている、請求項１に記載の半導体装置。
  3. 前記第２対向部は、前記第１対向部と前記第１方向に連なる部分を有している、請求項１または２に記載の半導体装置。
  4. 前記第１電源端子は、外部と接続される第１外部接続部と、前記少なくとも１つの第１スイッチング素子と接続されている少なくとも１つの第１内部接続部と、前記第１外部接続部と少なくとも１つの前記第１内部接続部との間を接続する第１中間接続部とを含み、
    前記第１中間接続部は、前記第１外部接続部と接続されておりかつ前記第１方向に沿って延びる第１部分と、前記第１部分と接続されておりかつ前記第２方向に沿って延びる第２部分と、前記第２部分と接続されておりかつ前記第１方向に沿って延びる第３部分と、前記第３部分と前記少なくとも１つの第１内部接続部との間を接続しておりかつ前記第１方向および前記第２方向と交差する第３方向に沿って延びる第４部分とを有し、
    前記第２電源端子は、外部と接続される第２外部接続部と、前記少なくとも１つの第２スイッチング素子と接続されている少なくとも１つの第２内部接続部と、前記第２外部接続部と前記少なくとも１つの第２内部接続部との間を接続する第２中間接続部とを含み、
    前記第２中間接続部は、前記第２外部接続部と接続されておりかつ前記第２方向に沿って延びる第５部分と、前記第５部分と接続されておりかつ前記第１方向に沿って延びる第６部分と、前記第６部分と前記第２内部接続部との間を接続しておりかつ前記第３方向に沿って延びる第７部分とを有し、
    前記第１対向部は、前記第２部分を有しており、
    前記第２対向部は、前記第３部分および前記第４部分を有しており、
    前記第３対向部は、前記第１部分の少なくとも一部を有している、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第１電源端子は、前記第３方向において前記第２電源端子と間隔を隔てて対向する第４対向部をさらに含み、
    前記第４対向部は、前記少なくとも１つの第１内部接続部の少なくとも一部を有している、請求項４に記載の半導体装置。
  6. 前記少なくとも１つの第１内部接続部は、複数の第１内部接続部を含み、
    前記少なくとも１つの第２内部接続部は、複数の第２内部接続部を含み、
    前記複数の第１内部接続部は、前記第１方向に並んで配置されており、
    前記複数の第２内部接続部は、前記第１方向に並んで配置されており、
    前記複数の第１内部接続部と前記複数の第２内部接続部とは、前記第３方向に間隔を隔てて配置されており、
    前記複数の第１内部接続部の各々と接続された前記第４部分と、前記複数の第２内部接続部の各々と接続された前記第７部分とは前記第２方向において互いに間隔を隔てて対向している、請求項４または５に記載の半導体装置。
  7. 前記第４部分は、前記第３方向において前記第３部分と連なる第１領域と、前記第１領域に対して前記第１方向に延びている第２領域とを有しており、
    前記第７部分は、前記第３方向において前記第６部分と連なる第３領域と、前記第３領域に対して前記第１方向に延びている第４領域とを有しており、
    前記第１領域と前記第３領域とは、前記第２方向において互いに間隔を隔てて対向しており、
    前記第２領域と前記第４領域とは、前記第２方向において互いに間隔を隔てて対向している、請求項６に記載の半導体装置。
  8. 前記第１電源端子と前記少なくとも１つの第１スイッチング素子との間を接続する第１導体と、
    前記第２電源端子と前記少なくとも１つの第２スイッチング素子との間を接続する第２導体とをさらに備え、
    前記第１導体および前記第２導体の各々は、互いに間隔を隔てて配置されており、かつ通電時に互いに反対方向に電流が流れるように設けられている、請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第１電源端子の前記第１対向部および前記第２対向部の各々と前記第２電源端子との間に配置されている絶縁部材をさらに備える、請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記少なくとも１つの第１スイッチング素子および前記少なくとも１つの第２スイッチング素子は、自己消弧型素子であり、
    前記少なくとも１つの第１スイッチング素子および前記少なくとも１つの第２スイッチング素子を構成する半導体材料のバンドギャップは、珪素のバンドギャップよりも広い、請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記少なくとも１つの第１スイッチング素子および前記少なくとも１つの第２スイッチング素子を構成する半導体材料は、炭化珪素、窒化ガリウム、およびダイヤモンドからなる群から選択される少なくとも１つを含む、請求項１０に記載の半導体装置。
  12. 請求項１〜１１のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備えた電力変換装置。
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