JPWO2016174902A1 - 中継デバイス及び医療機器 - Google Patents
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Abstract
インターフェースモジュール61は、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での制御信号の通信を中継する。このインターフェースモジュール61は、各CPU621,651,242の通信方式にそれぞれ対応したCPUI/F611〜613を有するFPGA610と、第1,第2記憶部615(617),616(618)とを備える。FPGA610は、第1〜第3通信タイミングで、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での制御信号を、第1,第2記憶部615(617),616(618)に一時的に記憶しながら中継する。また、第1通信タイミングと第2,第3通信タイミングとは、互いにずれたタイミングに設定されている。
Description
本発明は、中継デバイス及び医療機器に関する。
従来、第1デバイスと当該第1デバイスとの間で制御信号の通信をそれぞれ行う複数の第2デバイスとを備えた医療機器が知られている(例えば、特許文献1参照)。
特許文献1に記載の医療機器(医療用内視鏡システム)では、第1デバイス(システムコントローラのCPU(Central Processing Unit))と複数の第2デバイス(内視鏡用カメラ装置及び光源装置等の各CPU)とを専用の通信回線により各々1対1で接続している。そして、第1デバイスをマスターとして機能させ、当該第1デバイスにより複数の第2デバイスを集中制御している。
特許文献1に記載の医療機器(医療用内視鏡システム)では、第1デバイス(システムコントローラのCPU(Central Processing Unit))と複数の第2デバイス(内視鏡用カメラ装置及び光源装置等の各CPU)とを専用の通信回線により各々1対1で接続している。そして、第1デバイスをマスターとして機能させ、当該第1デバイスにより複数の第2デバイスを集中制御している。
ところで、特許文献1に記載の医療機器のように、第1デバイスと複数の第2デバイスとを専用の通信回線により各々1対1で接続する構成を採用した場合には、第1デバイスは、複数の第2デバイスの各通信方式(通信規格)の全てに対応することができるように、複数の通信インターフェースを保有している必要がある。すなわち、医療機器を構成するにあたり、上述したような複数の通信インターフェースを保有する特殊な第1デバイスを選択する必要があり、デバイスの選択の自由度が制限されてしまう、という問題がある。
本発明は、上記に鑑みてなされたものであって、医療機器を構成するにあたり、デバイスの選択の自由度を向上させることができる中継デバイス及び医療機器を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る中継デバイスは、第1デバイスと前記第1デバイスとの間で制御信号の通信をそれぞれ行う複数の第2デバイスとを備えた医療機器に用いられ、前記第1デバイスと前記複数の第2デバイスとの間での制御信号の通信を中継する中継デバイスであって、前記第1デバイスの通信方式に対応した通信方式で前記第1デバイスとの間で通信を行う第1インターフェース部、及び前記複数の第2デバイスの各通信方式にそれぞれ対応した各通信方式で前記複数の第2デバイスとの間でそれぞれ通信を行う複数の第2インターフェース部を有するプログラマブルロジックデバイスと、複数の対をなす第1記憶部及び第2記憶部とを備え、前記対をなす第1記憶部及び第2記憶部は、前記複数の第2インターフェース部毎にそれぞれ設けられ、前記プログラマブルロジックデバイスは、前記第1デバイスから前記第1インターフェース部を介して受信した制御信号を、第1通信タイミングで前記第1記憶部に一時的に記憶するとともに、第2通信タイミングで前記第2インターフェース部を介して前記第2デバイスに送信し、前記第2デバイスから前記第2インターフェース部を介して受信した制御信号を、第3通信タイミングで前記第2記憶部に一時的に記憶するとともに、前記第1通信タイミングで前記第1インターフェース部を介して前記第1デバイスに送信し、前記第1通信タイミングと前記第2通信タイミング及び前記第3通信タイミングとは、互いにずれたタイミングに設定されていることを特徴とする。
本発明に係る中継デバイスは、上記発明において、前記第1通信タイミング、前記第2通信タイミング、及び前記第3通信タイミングは、変更可能に構成されていることを特徴とする。
本発明に係る中継デバイスは、上記発明において、前記複数の対をなす第1記憶部及び第2記憶部は、前記プログラマブルロジックデバイス内部に設けられていることを特徴とする。
本発明に係る医療機器は、第1デバイスと、前記第1デバイスとの間で制御信号の通信をそれぞれ行う複数の第2デバイスと、前記第1デバイスと前記複数の第2デバイスとの間での制御信号の通信を中継する上述した中継デバイスとを備えることを特徴とする。
本発明に係る中継デバイスは、第1デバイスと複数の第2デバイスとの間での制御信号の通信を中継する。そして、中継デバイスは、第1デバイスの通信方式に対応した第1インターフェース部、及び複数の第2デバイスの各通信方式にそれぞれ対応した複数の第2インターフェース部を有するプログラマブルロジックデバイスを備える。
したがって、中継デバイスを用いて第1デバイス及び複数の第2デバイス間を中継すれば、複数の通信インターフェースを保有する特殊な第1デバイスを採用した従来の構成と比較して、安価に医療機器を構成することができる。また、当該医療機器を構成するにあたり、デバイスの選択の自由度を向上させることができる。
したがって、中継デバイスを用いて第1デバイス及び複数の第2デバイス間を中継すれば、複数の通信インターフェースを保有する特殊な第1デバイスを採用した従来の構成と比較して、安価に医療機器を構成することができる。また、当該医療機器を構成するにあたり、デバイスの選択の自由度を向上させることができる。
また、本発明に係る中継デバイスは、複数の第2インターフェース部(複数の第2デバイス)毎にそれぞれ設けられた複数の対をなす第1,第2記憶部を備える。そして、プログラマブルロジックデバイスは、上述した第1〜第3通信タイミングで、第1デバイス及び複数の第2デバイス間での制御信号を、複数の対をなす第1,第2記憶部に一時的に記憶しながら中継する。また、第1通信タイミングと第2,第3通信タイミングとは、互いにずれたタイミングに設定されている。
したがって、第1,第2記憶部のそれぞれにおいて、制御信号の書き込みタイミングと読み出しタイミングとが同時になる(衝突する)ことがない。すなわち、中継デバイスを用いて第1デバイス及び複数の第2デバイス間を中継しても、第1デバイス及び複数の第2デバイス間での通信にエラーが生じることがなく、当該通信の信頼性を十分に確保することができる。
したがって、第1,第2記憶部のそれぞれにおいて、制御信号の書き込みタイミングと読み出しタイミングとが同時になる(衝突する)ことがない。すなわち、中継デバイスを用いて第1デバイス及び複数の第2デバイス間を中継しても、第1デバイス及び複数の第2デバイス間での通信にエラーが生じることがなく、当該通信の信頼性を十分に確保することができる。
本発明に係る医療機器は、上述した中継デバイスを備えているため、上述した中継デバイスと同様の効果を奏する。
以下に、図面を参照して、本発明を実施するための形態(以下、実施の形態)について説明する。なお、以下に説明する実施の形態によって本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付している。
〔医療用観察システムの概略構成〕
図1は、本発明の実施の形態に係る医療用観察システム1の概略構成を示す図である。
医療用観察システム1は、本発明に係る医療機器としての機能を有する。この医療用観察システム1は、医療分野において用いられ、人等の被検体内部(生体内)を観察するシステムである。この医療用観察システム1は、図1に示すように、内視鏡2と、第1伝送ケーブル3と、表示装置4と、第2伝送ケーブル5と、信号処理装置6と、第3伝送ケーブル7とを備える。
図1は、本発明の実施の形態に係る医療用観察システム1の概略構成を示す図である。
医療用観察システム1は、本発明に係る医療機器としての機能を有する。この医療用観察システム1は、医療分野において用いられ、人等の被検体内部(生体内)を観察するシステムである。この医療用観察システム1は、図1に示すように、内視鏡2と、第1伝送ケーブル3と、表示装置4と、第2伝送ケーブル5と、信号処理装置6と、第3伝送ケーブル7とを備える。
内視鏡2は、生体内を検査して当該検査結果に応じた信号を出力する。この内視鏡2は、図1に示すように、挿入部21と、光源装置22と、ライトガイド23と、カメラヘッド24とを備える。
挿入部21は、硬質で細長形状を有し、生体内に挿入される。この挿入部21内には、1または複数のレンズを用いて構成され、被写体像を集光する光学系が設けられている。
挿入部21は、硬質で細長形状を有し、生体内に挿入される。この挿入部21内には、1または複数のレンズを用いて構成され、被写体像を集光する光学系が設けられている。
光源装置22は、ライトガイド23の一端が接続され、信号処理装置6による制御の下、当該ライトガイド23の一端に生体内を照明するための光を供給する。
ライトガイド23は、一端が光源装置22に着脱自在に接続されるとともに、他端が挿入部21に着脱自在に接続される。そして、ライトガイド23は、光源装置22から供給された光を一端から他端に伝達し、挿入部21に供給する。挿入部21に供給された光は、当該挿入部21の先端から出射され、生体内に照射される。生体内に照射された光(被写体像)は、挿入部21内の光学系により集光される。
ライトガイド23は、一端が光源装置22に着脱自在に接続されるとともに、他端が挿入部21に着脱自在に接続される。そして、ライトガイド23は、光源装置22から供給された光を一端から他端に伝達し、挿入部21に供給する。挿入部21に供給された光は、当該挿入部21の先端から出射され、生体内に照射される。生体内に照射された光(被写体像)は、挿入部21内の光学系により集光される。
カメラヘッド24は、挿入部21の基端に着脱自在に接続される。このカメラヘッド24は、撮像部241(図2参照)やカメラヘッドCPU242(図2参照)等を備える。
撮像部241は、カメラヘッドCPU242による制御の下、生体内を撮像する。この撮像部241は、挿入部21にて集光され、カメラヘッド24内部に設けられた光学系(図示略)が結像した被写体像を受光して電気信号に変換するCCD(Charge Coupled Device)またはCMOS(Complementary Metal Oxide Semiconductor)等の撮像素子(図示略)、当該撮像素子からの電気信号(アナログ信号)に対して信号処理(A/D変換等)を行って撮像信号を出力する信号処理部(図示略)等が一体形成されたセンサチップを用いて構成されている。
なお、本実施の形態では、カメラヘッド24は、当該撮像信号を光信号に光電変換し、当該撮像信号を光信号で出力する。
撮像部241は、カメラヘッドCPU242による制御の下、生体内を撮像する。この撮像部241は、挿入部21にて集光され、カメラヘッド24内部に設けられた光学系(図示略)が結像した被写体像を受光して電気信号に変換するCCD(Charge Coupled Device)またはCMOS(Complementary Metal Oxide Semiconductor)等の撮像素子(図示略)、当該撮像素子からの電気信号(アナログ信号)に対して信号処理(A/D変換等)を行って撮像信号を出力する信号処理部(図示略)等が一体形成されたセンサチップを用いて構成されている。
なお、本実施の形態では、カメラヘッド24は、当該撮像信号を光信号に光電変換し、当該撮像信号を光信号で出力する。
カメラヘッドCPU242は、本発明に係る第2デバイスとしての機能を有する。そして、カメラヘッドCPU242は、内部メモリ(図示略)に記録された各種プログラムに従い、第1伝送ケーブル3を介して信号処理装置6から入力した制御信号や、カメラヘッド24の外面に露出して設けられたスイッチ等の操作部(図示略)へのユーザ操作に応じて、カメラヘッド24全体の動作を制御する。
本実施の形態では、カメラヘッドCPU242は、UART(Universal Asynchronous Receiver Transmitter)規格で通信を行うCPUで構成されている。
本実施の形態では、カメラヘッドCPU242は、UART(Universal Asynchronous Receiver Transmitter)規格で通信を行うCPUで構成されている。
第1伝送ケーブル3は、一端が信号処理装置6に着脱自在に接続され、他端がカメラヘッド24に着脱自在に接続される。具体的に、第1伝送ケーブル3は、最外層である外被の内側に複数の電気配線(図示略)及び光ファイバ(図示略)が配設されたケーブルである。
当該複数の電気配線は、信号処理装置6から出力される制御信号、同期信号、クロック、及び電力等をカメラヘッド24にそれぞれ伝送するための電気配線である。
当該光ファイバは、カメラヘッド24から出力される撮像信号(光信号)を信号処理装置6に伝送するための光ファイバである。ここで、カメラヘッド24から撮像信号が電気信号で出力される場合には、当該光ファイバを電気配線に変更しても構わない。
当該複数の電気配線は、信号処理装置6から出力される制御信号、同期信号、クロック、及び電力等をカメラヘッド24にそれぞれ伝送するための電気配線である。
当該光ファイバは、カメラヘッド24から出力される撮像信号(光信号)を信号処理装置6に伝送するための光ファイバである。ここで、カメラヘッド24から撮像信号が電気信号で出力される場合には、当該光ファイバを電気配線に変更しても構わない。
表示装置4(例えばSD、HD、4K以上のモニター)は、信号処理装置6による制御の下、画像を表示する。
第2伝送ケーブル5(例えばHD-SDIまたは3G-SDI、HDMI(登録商標)、DisplayPort(登録商標)等)は、一端が表示装置4に着脱自在に接続され、他端が信号処理装置6に着脱自在に接続される。そして、第2伝送ケーブル5は、信号処理装置6にて処理された映像信号を表示装置4に伝送する。
信号処理装置6は、CPU等を含んで構成され、光源装置22、カメラヘッド24、及び表示装置4の動作を統括的に制御する。
第3伝送ケーブル7は、一端が光源装置22に着脱自在に接続され、他端が信号処理装置6に着脱自在に接続される。そして、第3伝送ケーブル7は、信号処理装置6からの制御信号を光源装置22に伝送する。
第2伝送ケーブル5(例えばHD-SDIまたは3G-SDI、HDMI(登録商標)、DisplayPort(登録商標)等)は、一端が表示装置4に着脱自在に接続され、他端が信号処理装置6に着脱自在に接続される。そして、第2伝送ケーブル5は、信号処理装置6にて処理された映像信号を表示装置4に伝送する。
信号処理装置6は、CPU等を含んで構成され、光源装置22、カメラヘッド24、及び表示装置4の動作を統括的に制御する。
第3伝送ケーブル7は、一端が光源装置22に着脱自在に接続され、他端が信号処理装置6に着脱自在に接続される。そして、第3伝送ケーブル7は、信号処理装置6からの制御信号を光源装置22に伝送する。
〔信号処理装置の構成〕
次に、信号処理装置6の構成について説明する。
以下では、信号処理装置6として、本発明の要部を主に説明する。
図2は、信号処理装置6の構成を示すブロック図である。
なお、図2では、カメラヘッド24及び第1伝送ケーブル3同士を着脱可能とするコネクタ、第1伝送ケーブル3及び信号処理装置6同士を着脱可能とするコネクタ、表示装置4及び第2伝送ケーブル5同士を着脱可能とするコネクタ、第2伝送ケーブル5及び信号処理装置6同士を着脱可能とするコネクタ、光源装置22及び第3伝送ケーブル7同士を着脱可能とするコネクタ、並びに、第3伝送ケーブル7及び信号処理装置6同士を着脱可能とするコネクタの図示を省略している。また、図2では、第1伝送ケーブル3を構成する複数の電気配線及び光ファイバを1本のケーブルとして図示している。
次に、信号処理装置6の構成について説明する。
以下では、信号処理装置6として、本発明の要部を主に説明する。
図2は、信号処理装置6の構成を示すブロック図である。
なお、図2では、カメラヘッド24及び第1伝送ケーブル3同士を着脱可能とするコネクタ、第1伝送ケーブル3及び信号処理装置6同士を着脱可能とするコネクタ、表示装置4及び第2伝送ケーブル5同士を着脱可能とするコネクタ、第2伝送ケーブル5及び信号処理装置6同士を着脱可能とするコネクタ、光源装置22及び第3伝送ケーブル7同士を着脱可能とするコネクタ、並びに、第3伝送ケーブル7及び信号処理装置6同士を着脱可能とするコネクタの図示を省略している。また、図2では、第1伝送ケーブル3を構成する複数の電気配線及び光ファイバを1本のケーブルとして図示している。
信号処理装置6は、汎用のPCアーキテクチャを利用して組み立てられたものである。
具体的に、信号処理装置6は、図2に示すように、インターフェースモジュール61、制御モジュール62、画像処理モジュール63、記憶モジュール64、及び光源制御モジュール65が汎用のインターフェースIFを用いて接続された構成を有する。
なお、具体的な図示は省略したが、各モジュール61〜65は、筐体内部に配設されている。そして、信号処理装置6は、組み立てられ、試験等がなされた後、当該筐体内部を開放不可能な状態に設定される。
具体的に、信号処理装置6は、図2に示すように、インターフェースモジュール61、制御モジュール62、画像処理モジュール63、記憶モジュール64、及び光源制御モジュール65が汎用のインターフェースIFを用いて接続された構成を有する。
なお、具体的な図示は省略したが、各モジュール61〜65は、筐体内部に配設されている。そして、信号処理装置6は、組み立てられ、試験等がなされた後、当該筐体内部を開放不可能な状態に設定される。
インターフェースIFは、通信用プロトコルとコネクタ形状とが通信用インターフェース規格(例えばPC/AT互換機の規格)に準拠したインターフェースである。
本実施の形態では、インターフェースモジュール61、制御モジュール62、画像処理モジュール63、及び記憶モジュール64を接続するインターフェースIF1(IF)として、PC/AT互換機の規格に準拠したインターフェースであるPCIe(PCI EXPRESS(登録商標))を採用している。また、インターフェースモジュール61及び光源制御モジュール65を接続するインターフェースIF2(IF)として、SPI(Serial Peripheral Interface)を採用している。
本実施の形態では、インターフェースモジュール61、制御モジュール62、画像処理モジュール63、及び記憶モジュール64を接続するインターフェースIF1(IF)として、PC/AT互換機の規格に準拠したインターフェースであるPCIe(PCI EXPRESS(登録商標))を採用している。また、インターフェースモジュール61及び光源制御モジュール65を接続するインターフェースIF2(IF)として、SPI(Serial Peripheral Interface)を採用している。
制御モジュール62は、光源装置22の動作、カメラヘッド24の動作、表示装置4の動作、及び信号処理装置6全体の動作を制御する。
本実施の形態では、制御モジュール62は、メインCPU621(図2)が実装されたPC/AT互換機の規格に準拠したマザーボードで構成されている。そして、当該マザーモードには、インターフェースモジュール61、画像処理モジュール63、及び記憶モジュール64とそれぞれ接続するための拡張スロットが設けられている。
ここで、メインCPU621は、本発明に係る第1デバイスとしての機能を有する。そして、本実施の形態では、メインCPU621は、PCIe規格で通信を行うCPUで構成されている。
本実施の形態では、制御モジュール62は、メインCPU621(図2)が実装されたPC/AT互換機の規格に準拠したマザーボードで構成されている。そして、当該マザーモードには、インターフェースモジュール61、画像処理モジュール63、及び記憶モジュール64とそれぞれ接続するための拡張スロットが設けられている。
ここで、メインCPU621は、本発明に係る第1デバイスとしての機能を有する。そして、本実施の形態では、メインCPU621は、PCIe規格で通信を行うCPUで構成されている。
インターフェースモジュール61は、本発明に係る中継デバイスとしての機能を有し、制御モジュール62に設けられた拡張スロット(本実施の形態では、PCIeスロット)に装着される。
具体的に、インターフェースモジュール61は、第1伝送ケーブル3を介してカメラヘッド24から入力した撮像信号(光信号)を電気信号に光電変換するとともに、当該光電変換した撮像信号を通信用インターフェース規格(本実施の形態では、PCIe規格)に応じたデジタル信号に変換する。そして、インターフェースモジュール61は、当該変換したデジタル信号を一旦、VRAM等のメモリ(図示略)に記憶した後、インターフェースIF1を介して制御モジュール62に出力する。
また、インターフェースモジュール61は、インターフェースIF1を介して画像処理モジュール63にて生成された映像信号を制御モジュール62から入力し、第2伝送ケーブル5を介して当該映像信号を表示装置4に出力する。表示装置4は、当該映像信号を入力すると、当該映像信号に基づく画像を表示する。
さらに、インターフェースモジュール61は、マスターとして機能するメインCPU621と、メインCPU621に対してスレーブとして機能するカメラヘッドCPU242及び光源制御モジュール65の光源制御CPU651(図2)との間での制御信号の通信を中継する中継機能を有する。
なお、インターフェースモジュール61における中継機能については、後述する。
具体的に、インターフェースモジュール61は、第1伝送ケーブル3を介してカメラヘッド24から入力した撮像信号(光信号)を電気信号に光電変換するとともに、当該光電変換した撮像信号を通信用インターフェース規格(本実施の形態では、PCIe規格)に応じたデジタル信号に変換する。そして、インターフェースモジュール61は、当該変換したデジタル信号を一旦、VRAM等のメモリ(図示略)に記憶した後、インターフェースIF1を介して制御モジュール62に出力する。
また、インターフェースモジュール61は、インターフェースIF1を介して画像処理モジュール63にて生成された映像信号を制御モジュール62から入力し、第2伝送ケーブル5を介して当該映像信号を表示装置4に出力する。表示装置4は、当該映像信号を入力すると、当該映像信号に基づく画像を表示する。
さらに、インターフェースモジュール61は、マスターとして機能するメインCPU621と、メインCPU621に対してスレーブとして機能するカメラヘッドCPU242及び光源制御モジュール65の光源制御CPU651(図2)との間での制御信号の通信を中継する中継機能を有する。
なお、インターフェースモジュール61における中継機能については、後述する。
画像処理モジュール63は、例えば、GPGPU(General-Purpose computing on Graphics Processing Unit)等で構成され、制御モジュール62に設けられた拡張スロット(本実施の形態では、PCIeスロット)に装着される。
具体的に、画像処理モジュール63は、インターフェースモジュール61から出力され、インターフェースIF1及び制御モジュール62を介して入力したデジタル信号(撮像信号)に対して現像処理、ノイズ低減、色補正、色強調、及び輪郭強調等の各種画像処理を施して映像信号を生成する。そして、画像処理モジュール63は、インターフェースIF1を介して当該映像信号を制御モジュール62に出力する。
具体的に、画像処理モジュール63は、インターフェースモジュール61から出力され、インターフェースIF1及び制御モジュール62を介して入力したデジタル信号(撮像信号)に対して現像処理、ノイズ低減、色補正、色強調、及び輪郭強調等の各種画像処理を施して映像信号を生成する。そして、画像処理モジュール63は、インターフェースIF1を介して当該映像信号を制御モジュール62に出力する。
記憶モジュール64は、例えば、SSD(Solid State Drive)、HDD(Hard Disk Drive)、またはDIMM(Dual Inline Memory Module)等で構成され、制御モジュール62に設けられた拡張スロット(本実施の形態では、IDE/SATAコネクタ及びメモリソケット)に装着される。
具体的に、記憶モジュール64には、画像処理モジュール63に上述した各種画像処理を実行させるためのプログラム及びOS(例えばWindows(登録商標)、Linux(登録商標)、Android(登録商標)、iOS(登録商標)、RTOS等)が格納されている。
具体的に、記憶モジュール64には、画像処理モジュール63に上述した各種画像処理を実行させるためのプログラム及びOS(例えばWindows(登録商標)、Linux(登録商標)、Android(登録商標)、iOS(登録商標)、RTOS等)が格納されている。
光源制御モジュール65は、インターフェースIF2を介してインターフェースモジュール61に接続され、インターフェースIF1,IF2及びインターフェースモジュール61を介して、メインCPU621から出力された制御信号を入力する。そして、光源制御モジュール65を構成する光源制御CPU651(図2)は、第3伝送ケーブル7を介して光源装置22に制御信号を出力し、光源装置22の調光制御(光源装置22からライトガイド23に供給される光を調整する制御)を実行する。
ここで、光源制御CPU651は、本発明に係る第2デバイスとしての機能を有する。そして、本実施の形態では、光源制御CPU651は、SPI規格で通信を行うCPUで構成されている。
ここで、光源制御CPU651は、本発明に係る第2デバイスとしての機能を有する。そして、本実施の形態では、光源制御CPU651は、SPI規格で通信を行うCPUで構成されている。
〔インターフェースモジュールの中継機能〕
次に、インターフェースモジュール61の中継機能について説明する。
図3は、インターフェースモジュール61の中継機能を示すブロック図である。
なお、図3では、図2と同様に、第1伝送ケーブル3等のコネクタの図示を省略しているとともに、第1伝送ケーブル3を1本のケーブルとして図示している。
インターフェースモジュール61は、上述した中継機能として、図3に示すように、プログラマブルロジックデバイスであるFPGA(Field Programmable Gate Array)610を備える。
FPGA610は、制御モジュール62によりコンフィグレーションされた論理回路である。このFPGA610は、図3に示すように、CPUI/F611〜613と、記憶制御部614とを備える。
CPUI/F611は、本発明に係る第1インターフェース部としての機能を有し、図3に示すように、インターフェースIF1を介してメインCPU621に接続する。そして、CPUI/F611は、インターフェースIF1を介してメインCPU621から受信した制御信号(本実施の形態では、PCIe規格)をFPGA610内部で処理可能なデータに変換(プロトコル変換)する。また、CPUI/F611は、記憶制御部614から出力されたデータをメインCPU621の通信規格(本実施の形態では、PCIe規格)に応じた制御信号に変換(プロトコル変換)し、インターフェースIF1を介してメインCPU621に送信する。
次に、インターフェースモジュール61の中継機能について説明する。
図3は、インターフェースモジュール61の中継機能を示すブロック図である。
なお、図3では、図2と同様に、第1伝送ケーブル3等のコネクタの図示を省略しているとともに、第1伝送ケーブル3を1本のケーブルとして図示している。
インターフェースモジュール61は、上述した中継機能として、図3に示すように、プログラマブルロジックデバイスであるFPGA(Field Programmable Gate Array)610を備える。
FPGA610は、制御モジュール62によりコンフィグレーションされた論理回路である。このFPGA610は、図3に示すように、CPUI/F611〜613と、記憶制御部614とを備える。
CPUI/F611は、本発明に係る第1インターフェース部としての機能を有し、図3に示すように、インターフェースIF1を介してメインCPU621に接続する。そして、CPUI/F611は、インターフェースIF1を介してメインCPU621から受信した制御信号(本実施の形態では、PCIe規格)をFPGA610内部で処理可能なデータに変換(プロトコル変換)する。また、CPUI/F611は、記憶制御部614から出力されたデータをメインCPU621の通信規格(本実施の形態では、PCIe規格)に応じた制御信号に変換(プロトコル変換)し、インターフェースIF1を介してメインCPU621に送信する。
CPUI/F612は、本発明に係る第2インターフェース部としての機能を有し、図3に示すように、インターフェースIF2を介して光源制御CPU651に接続する。そして、CPUI/F612は、記憶制御部614から出力されたデータを光源制御CPU651の通信規格(本実施の形態では、SPI規格)に応じた制御信号に変換(プロトコル変換)し、インターフェースIF2を介して光源制御CPU651に送信する。また、CPUI/F612は、インターフェースIF2を介して光源制御CPU651から受信した制御信号(本実施の形態では、SPI規格)をFPGA610内部で処理可能なデータに変換(プロトコル変換)する。
CPUI/F613は、本発明に係る第2インターフェース部としての機能を有し、図3に示すように、第1伝送ケーブル3を介してカメラヘッドCPU242に接続する。そして、CPUI/F613は、記憶制御部614から出力されたデータをカメラヘッドCPU242の通信規格(本実施の形態では、UART規格)に応じた制御信号に変換(プロトコル変換)し、第1伝送ケーブル3を介してカメラヘッドCPU242に送信する。また、CPUI/F613は、第1伝送ケーブル3を介してカメラヘッドCPU242から受信した制御信号(本実施の形態では、UART規格)をFPGA610内部で処理可能なデータに変換(プロトコル変換)する。
記憶制御部614は、メインCPU621及び光源制御CPU651間での制御信号の通信に用いられる第1,第2記憶部615,616と、メインCPU621及びカメラヘッドCPU242間での制御信号の通信に用いられる第1,第2記憶部617,618とを備える。すなわち、本実施の形態では、本発明に係る第2インターフェース部がCPUI/F612,613の2つであるため、当該第2インターフェース部の数に応じて、対をなす第1,第2記憶部615(617),616(618)を二組設けている。
本実施の形態では、第1,第2記憶部615(617),616(618)は、RAM(Random Access Memory)で構成されている。
本実施の形態では、第1,第2記憶部615(617),616(618)は、RAM(Random Access Memory)で構成されている。
第1記憶部615は、インターフェースIF1を介してメインCPU621から送信され、CPUI/F611にて処理されたデータ(制御信号)を一時的に格納する。
ここで、記憶制御部614には、図3に示すように、第1記憶部615へのデータの書き込みタイミングを調整するためのBuf(バッファ)615Wと、第1記憶部615からのデータの読み出しタイミングを調整するためのBuf615Rとがそれぞれ設けられている。
ここで、記憶制御部614には、図3に示すように、第1記憶部615へのデータの書き込みタイミングを調整するためのBuf(バッファ)615Wと、第1記憶部615からのデータの読み出しタイミングを調整するためのBuf615Rとがそれぞれ設けられている。
第2記憶部616は、インターフェースIF2を介して光源制御CPU651から送信され、CPUI/F612にて処理されたデータ(制御信号)を一時的に格納する。
ここで、記憶制御部614には、図3に示すように、第2記憶部616へのデータの書き込みタイミングを調整するためのBuf616Wと、第2記憶部616からのデータの読み出しタイミングを調整するためのBuf616Rとがそれぞれ設けられている。
ここで、記憶制御部614には、図3に示すように、第2記憶部616へのデータの書き込みタイミングを調整するためのBuf616Wと、第2記憶部616からのデータの読み出しタイミングを調整するためのBuf616Rとがそれぞれ設けられている。
第1記憶部617は、第1記憶部615と同様に、インターフェースIF1を介してメインCPU621から送信され、CPUI/F611にて処理されたデータ(制御信号)を一時的に格納する。
ここで、記憶制御部614には、図3に示すように、第1記憶部617へのデータの書き込みタイミングを調整するためのBuf617Wと、第1記憶部617からのデータの読み出しタイミングを調整するためのBuf617Rとがそれぞれ設けられている。
ここで、記憶制御部614には、図3に示すように、第1記憶部617へのデータの書き込みタイミングを調整するためのBuf617Wと、第1記憶部617からのデータの読み出しタイミングを調整するためのBuf617Rとがそれぞれ設けられている。
第2記憶部618は、第1伝送ケーブル3を介してカメラヘッドCPU242から送信され、CPUI/F613にて処理されたデータ(制御信号)を一時的に格納する。
ここで、記憶制御部614には、図3に示すように、第2記憶部618へのデータの書き込みタイミングを調整するためのBuf618Wと、第2記憶部618からのデータの読み出しタイミングを調整するためのBuf618Rとがそれぞれ設けられている。
ここで、記憶制御部614には、図3に示すように、第2記憶部618へのデータの書き込みタイミングを調整するためのBuf618Wと、第2記憶部618からのデータの読み出しタイミングを調整するためのBuf618Rとがそれぞれ設けられている。
そして、FPGA610は、発振器(図示略)から出力される基準信号ST(図4(a)参照)に基づいて、第1〜第5タイミング信号TS1〜TS5(図4(b)〜図4(f)参照)を生成する。
図4は、FPGA610で用いられる基準信号ST、及びFPGA610で生成された第1〜第5タイミング信号TS1〜TS5の一例を示すタイミングチャートである。
なお、図4では、説明の便宜上、基準信号ST、及び第1〜第5タイミング信号TS1〜TS5の立ち上がり部分のみを図示している。
第1タイミング信号TS1は、FPGA610及びメインCPU621間で通信を行うためのタイミング信号であり、図4(b)に示すように、基準信号STと同一の周期で、基準信号STが立ち上がる基準タイミングT0(図4(a))に対して遅れた第1タイミングT1で立ち上がる。
そして、FPGA610は、当該第1タイミング信号TS1により、メインCPU621と同期し、第1タイミングT1でメインCPU621と通信を行う。
図4は、FPGA610で用いられる基準信号ST、及びFPGA610で生成された第1〜第5タイミング信号TS1〜TS5の一例を示すタイミングチャートである。
なお、図4では、説明の便宜上、基準信号ST、及び第1〜第5タイミング信号TS1〜TS5の立ち上がり部分のみを図示している。
第1タイミング信号TS1は、FPGA610及びメインCPU621間で通信を行うためのタイミング信号であり、図4(b)に示すように、基準信号STと同一の周期で、基準信号STが立ち上がる基準タイミングT0(図4(a))に対して遅れた第1タイミングT1で立ち上がる。
そして、FPGA610は、当該第1タイミング信号TS1により、メインCPU621と同期し、第1タイミングT1でメインCPU621と通信を行う。
第2タイミング信号TS2は、FPGA610からカメラヘッドCPU242に制御信号(メインCPU621から受信した制御信号)を送信するためのタイミング信号であり、図4(c)に示すように、基準信号STと同一の周期で、第1タイミングT1に対して遅れた第2タイミングT2で立ち上がる。
第3タイミング信号TS3は、FPGA610がカメラヘッドCPU242から制御信号を受信するためのタイミング信号であり、図4(d)に示すように、基準信号STと同一の周期で、第2タイミングT2に対して遅れた第3タイミングT3で立ち上がる。
そして、FPGA610は、当該第2,第3タイミング信号TS2,TS3により、カメラヘッドCPU242と同期し、第2,第3タイミングT2,T3でカメラヘッドCPU242と通信を行う。
第3タイミング信号TS3は、FPGA610がカメラヘッドCPU242から制御信号を受信するためのタイミング信号であり、図4(d)に示すように、基準信号STと同一の周期で、第2タイミングT2に対して遅れた第3タイミングT3で立ち上がる。
そして、FPGA610は、当該第2,第3タイミング信号TS2,TS3により、カメラヘッドCPU242と同期し、第2,第3タイミングT2,T3でカメラヘッドCPU242と通信を行う。
第4タイミング信号TS4は、FPGA610から光源制御CPU651に制御信号(メインCPU621から受信した制御信号)を送信するためのタイミング信号であり、図4(e)に示すように、基準信号STと同一の周期で、第2タイミングT2に対して遅れ、第3タイミングT3に対して早い第4タイミングT4で立ち上がる。
第5タイミング信号TS5は、FPGA610が光源制御CPU651から制御信号を受信するためのタイミング信号であり、図4(f)に示すように、基準信号STと同一の周期で、第4タイミングT4に対して遅れ、第3タイミングT3に対して早い第5タイミングT5で立ち上がる。
そして、FPGA610は、当該第4,第5タイミング信号TS4,TS5により、光源制御CPU651と同期し、第4,第5タイミングT4,T5で光源制御CPU651と通信を行う。
第5タイミング信号TS5は、FPGA610が光源制御CPU651から制御信号を受信するためのタイミング信号であり、図4(f)に示すように、基準信号STと同一の周期で、第4タイミングT4に対して遅れ、第3タイミングT3に対して早い第5タイミングT5で立ち上がる。
そして、FPGA610は、当該第4,第5タイミング信号TS4,TS5により、光源制御CPU651と同期し、第4,第5タイミングT4,T5で光源制御CPU651と通信を行う。
以上説明したように、本実施の形態では、第1タイミングT1と第2〜第5タイミングT2〜T5とは、互いにずれたタイミングに設定されている。すなわち、上述した第1タイミングT1は、本発明に係る第1通信タイミングに相当する。また、上述した第2,第4タイミングT2,T4は、本発明に係る第2通信タイミングに相当する。さらに、上述した第3,第5タイミングT3,T5は、本発明に係る第3通信タイミングに相当する。
なお、FPGA610は、設定により、生成する第1〜第5タイミング信号TS1〜TS5における各第1〜第5タイミングT1〜T5を変更可能とする。ここで、各第1〜第5タイミングT1〜T5を変更した場合であっても、第1タイミングT1と第2〜第5タイミングT2〜T5とは、互いにずれたタイミングに設定される。
なお、FPGA610は、設定により、生成する第1〜第5タイミング信号TS1〜TS5における各第1〜第5タイミングT1〜T5を変更可能とする。ここで、各第1〜第5タイミングT1〜T5を変更した場合であっても、第1タイミングT1と第2〜第5タイミングT2〜T5とは、互いにずれたタイミングに設定される。
〔FPGA内部でのデータの流れ〕
次に、第1〜第5タイミングT1〜T5でのFPGA610内部でのデータ(制御信号)の流れについて、順に説明する。
次に、第1〜第5タイミングT1〜T5でのFPGA610内部でのデータ(制御信号)の流れについて、順に説明する。
〔第1タイミング〕
第1タイミングT1では、インターフェースIF1を介して、メインCPU621からFPGA610に対して制御信号(カメラヘッドCPU242や光源制御CPU651に対する制御信号)が送信される。
そして、メインCPU621からFPGA610に送信された制御信号は、CPUI/F611にてFPGA610内部で処理可能なデータに変換される。また、記憶制御部614は、当該データを、内部のバスBu(図3)及びBuf615W,617Wを介して、第1記憶部615,617にそれぞれ一時的に記憶する。
第1タイミングT1では、インターフェースIF1を介して、メインCPU621からFPGA610に対して制御信号(カメラヘッドCPU242や光源制御CPU651に対する制御信号)が送信される。
そして、メインCPU621からFPGA610に送信された制御信号は、CPUI/F611にてFPGA610内部で処理可能なデータに変換される。また、記憶制御部614は、当該データを、内部のバスBu(図3)及びBuf615W,617Wを介して、第1記憶部615,617にそれぞれ一時的に記憶する。
また、第1タイミングT1では、記憶制御部614は、第2記憶部616に記憶されているデータ(第5タイミングT5で既に記憶したデータ)、及び第2記憶部618に記憶されているデータ(第3タイミングT3で既に記憶したデータ)を読み出し、Buf616R,618R及びバスBuを介して、CPUI/F611に出力する。そして、CPUI/F611は、当該データをメインCPU621の通信規格(本実施の形態では、PCIe規格)に応じた制御信号に変換し、インターフェースIF1を介してメインCPU621に送信する。
〔第2タイミング〕
第2タイミングT2では、記憶制御部614は、第1記憶部617に記憶されているデータ(上述した第1タイミングT1で既に記憶したデータ)を読み出し、Buf617Rを介して、CPUI/F613に出力する。そして、CPUI/F613は、当該データをカメラヘッドCPU242の通信規格(本実施の形態では、UART規格)に応じた制御信号に変換し、第1伝送ケーブル3を介してカメラヘッドCPU242に送信する。
第2タイミングT2では、記憶制御部614は、第1記憶部617に記憶されているデータ(上述した第1タイミングT1で既に記憶したデータ)を読み出し、Buf617Rを介して、CPUI/F613に出力する。そして、CPUI/F613は、当該データをカメラヘッドCPU242の通信規格(本実施の形態では、UART規格)に応じた制御信号に変換し、第1伝送ケーブル3を介してカメラヘッドCPU242に送信する。
〔第3タイミング〕
第3タイミングT3では、第1伝送ケーブル3を介して、カメラヘッドCPU242からFPGA610に対して制御信号(メインCPU621に対する制御信号)が送信される。
そして、カメラヘッドCPU242からFPGA610に送信された制御信号は、CPUI/F613にてFPGA610内部で処理可能なデータに変換される。また、記憶制御部614は、当該データを、Buf618Wを介して、第2記憶部618に一時的に記憶する。上述したように、当該第3タイミングT3で第2記憶部618に記憶されたデータ(制御信号)は、第1タイミングT1で、メインCPU621に送信される。
第3タイミングT3では、第1伝送ケーブル3を介して、カメラヘッドCPU242からFPGA610に対して制御信号(メインCPU621に対する制御信号)が送信される。
そして、カメラヘッドCPU242からFPGA610に送信された制御信号は、CPUI/F613にてFPGA610内部で処理可能なデータに変換される。また、記憶制御部614は、当該データを、Buf618Wを介して、第2記憶部618に一時的に記憶する。上述したように、当該第3タイミングT3で第2記憶部618に記憶されたデータ(制御信号)は、第1タイミングT1で、メインCPU621に送信される。
〔第4タイミング〕
第4タイミングT4では、記憶制御部614は、第1記憶部615に記憶されているデータ(上述した第1タイミングT1で既に記憶したデータ)を読み出し、Buf615Rを介して、CPUI/F612に出力する。そして、CPUI/F612は、当該データを光源制御CPU651の通信規格(本実施の形態では、SPI規格)に応じた制御信号に変換し、インターフェースIF2を介して光源制御CPU651に送信する。
第4タイミングT4では、記憶制御部614は、第1記憶部615に記憶されているデータ(上述した第1タイミングT1で既に記憶したデータ)を読み出し、Buf615Rを介して、CPUI/F612に出力する。そして、CPUI/F612は、当該データを光源制御CPU651の通信規格(本実施の形態では、SPI規格)に応じた制御信号に変換し、インターフェースIF2を介して光源制御CPU651に送信する。
〔第5タイミング〕
第5タイミングT5では、インターフェースIF2を介して、光源制御CPU651からFPGA610に対して制御信号(メインCPU621に対する制御信号)が送信される。
そして、光源制御CPU651からFPGA610に送信された制御信号は、CPUI/F612にてFPGA610内部で処理可能なデータに変換される。また、記憶制御部614は、当該データを、Buf616Wを介して、第2記憶部616に一時的に記憶する。上述したように、当該第5タイミングT5で第2記憶部616に記憶されたデータ(制御信号)は、第1タイミングT1で、メインCPU621に送信される。
第5タイミングT5では、インターフェースIF2を介して、光源制御CPU651からFPGA610に対して制御信号(メインCPU621に対する制御信号)が送信される。
そして、光源制御CPU651からFPGA610に送信された制御信号は、CPUI/F612にてFPGA610内部で処理可能なデータに変換される。また、記憶制御部614は、当該データを、Buf616Wを介して、第2記憶部616に一時的に記憶する。上述したように、当該第5タイミングT5で第2記憶部616に記憶されたデータ(制御信号)は、第1タイミングT1で、メインCPU621に送信される。
以上説明した本実施の形態に係るインターフェースモジュール61は、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での制御信号の通信を中継する。そして、インターフェースモジュール61は、メインCPU621の通信規格(本実施の形態では、PCIe規格)、光源制御CPU651の通信規格(本実施の形態では、SPI規格)、及びカメラヘッドCPU242の通信規格(本実施の形態では、UART規格)にそれぞれ対応したCPUI/F611〜613を有するFPGA610を備える。
したがって、インターフェースモジュール61を用いてメインCPU621と光源制御CPU651及びカメラヘッドCPU242との間を中継すれば、複数の通信インターフェースを保有する特殊なデバイスを採用した従来の構成と比較して、安価に医療用観察システム1を構成することができる。また、医療用観察システム1を構成するにあたり、メインCPU621等のデバイスの選択の自由度を向上させることができる。
したがって、インターフェースモジュール61を用いてメインCPU621と光源制御CPU651及びカメラヘッドCPU242との間を中継すれば、複数の通信インターフェースを保有する特殊なデバイスを採用した従来の構成と比較して、安価に医療用観察システム1を構成することができる。また、医療用観察システム1を構成するにあたり、メインCPU621等のデバイスの選択の自由度を向上させることができる。
また、本実施の形態に係るインターフェースモジュール61は、CPUI/F612,613(光源制御CPU651及びカメラヘッドCPU242)毎にそれぞれ設けられた二組の対をなす第1,第2記憶部615(617),616(618)を備える。そして、FPGA610は、第1〜第5タイミングT1〜T5で、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での制御信号を、二組の対をなす第1,第2記憶部615(617),616(618)に一時的に記憶しながら中継する。また、第1タイミングT1と、第2〜第5タイミングT2〜T5とは、互いにずれたタイミングに設定されている。
したがって、第1,第2記憶部615(617),616(618)のそれぞれにおいて、データ(制御信号)の書き込みタイミングと読み出しタイミングとが同時になる(衝突する)ことがない。すなわち、インターフェースモジュール61を用いてメインCPU621と光源制御CPU651及びカメラヘッドCPU242との間を中継しても、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での通信にエラーが生じることがなく、当該通信の信頼性を十分に確保することができる。
したがって、第1,第2記憶部615(617),616(618)のそれぞれにおいて、データ(制御信号)の書き込みタイミングと読み出しタイミングとが同時になる(衝突する)ことがない。すなわち、インターフェースモジュール61を用いてメインCPU621と光源制御CPU651及びカメラヘッドCPU242との間を中継しても、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での通信にエラーが生じることがなく、当該通信の信頼性を十分に確保することができる。
また、本実施の形態に係るインターフェースモジュール61では、FPGA610は、設定により、生成する第1〜第5タイミング信号TS1〜TS5における各第1〜第5タイミングT1〜T5を変更可能とする。
したがって、第1〜第5タイミングT1〜T5を、インターフェースモジュール61に接続されるメインCPU621、光源制御CPU651、及びカメラヘッドCPU242の処理スピードや、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間で送受信される制御信号のデータ量に応じて適切なタイミングに設定することが可能となる。すなわち、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での通信の信頼性をさらに良好なものとすることができる。
したがって、第1〜第5タイミングT1〜T5を、インターフェースモジュール61に接続されるメインCPU621、光源制御CPU651、及びカメラヘッドCPU242の処理スピードや、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間で送受信される制御信号のデータ量に応じて適切なタイミングに設定することが可能となる。すなわち、メインCPU621と光源制御CPU651及びカメラヘッドCPU242との間での通信の信頼性をさらに良好なものとすることができる。
(その他の実施の形態)
ここまで、本発明を実施するための形態を説明してきたが、本発明は上述した実施の形態によってのみ限定されるべきものではない。
上述した実施の形態では、本発明に係る医療機器として、硬性鏡(挿入部21)を用いた医療機器(医療用観察システム1)を採用していたが、これに限られず、軟性鏡を用いた医療機器を採用しても構わない。また、本発明に係る医療機器としては、硬性鏡や軟性鏡を用いた医療機器に限られず、超音波内視鏡や手術用顕微鏡等のその他の医療機器を採用しても構わない。
ここまで、本発明を実施するための形態を説明してきたが、本発明は上述した実施の形態によってのみ限定されるべきものではない。
上述した実施の形態では、本発明に係る医療機器として、硬性鏡(挿入部21)を用いた医療機器(医療用観察システム1)を採用していたが、これに限られず、軟性鏡を用いた医療機器を採用しても構わない。また、本発明に係る医療機器としては、硬性鏡や軟性鏡を用いた医療機器に限られず、超音波内視鏡や手術用顕微鏡等のその他の医療機器を採用しても構わない。
上述した実施の形態では、本発明に係る第2デバイスとして、光源制御CPU651及びカメラヘッドCPU242の2つを採用していたが、その数は2つに限られず、1つでも、3つ以上でも構わない。なお、本発明に係る第2デバイスの数を1つまたは3つ以上にした場合には、本発明に係る第2インターフェース部(CPUI/F612,613)の数、及び本発明に係る対をなす第1,第2記憶部(第1,第2記憶部615(617),616(618))の数も当該第2デバイスと同一の数だけ設ければよい。
また、本発明に係る第2デバイスとしては、光源制御CPU651やカメラヘッドCPU242に限られず、その他の周辺デバイスに設けられたCPUを採用しても構わない。
さらに、本発明に係る第2デバイスとしては、CPUに限られず、FPGA、CMOSセンサ等の撮像素子、あるいはモータ等を採用しても構わない。
また、本発明に係る第2デバイスとしては、光源制御CPU651やカメラヘッドCPU242に限られず、その他の周辺デバイスに設けられたCPUを採用しても構わない。
さらに、本発明に係る第2デバイスとしては、CPUに限られず、FPGA、CMOSセンサ等の撮像素子、あるいはモータ等を採用しても構わない。
上述した実施の形態では、第2〜第5タイミングT2〜T5は、互いにずれたタイミングに設定されていたが、第1タイミングT1と第2〜第5タイミングT2〜T5とが互いにずれたタイミングであれば、第2〜第5タイミングT2〜T5のうち少なくともいずれかを同一のタイミングとしても構わない。
上述した実施の形態では、本発明に係るプログラマブルロジックデバイスとして、FPGA610を採用していたが、これに限られず、CPLD(Complex Programmable Logic Device)等を採用しても構わない。
また、上述した実施の形態では、第1,第2記憶部615(617),616(618)は、プログラマブルロジックデバイス内部に設けられていたが、これに限られず、プログラマブルロジックデバイス外部に設けた構成を採用しても構わない。
また、上述した実施の形態では、第1,第2記憶部615(617),616(618)は、プログラマブルロジックデバイス内部に設けられていたが、これに限られず、プログラマブルロジックデバイス外部に設けた構成を採用しても構わない。
上述した実施の形態において、記憶制御部614が第1,第2記憶部615(617),616(618)のバンク切換を行うように構成しても構わない。このようにバンク切換を行えば、RAMの領域を拡張し、第1,第2記憶部615(617),616(618)に過去のデータや特殊なデータを格納することができる。
上述した実施の形態では、インターフェースIF1として、PCIeを採用していたが、PCIeに限られず、USB、イーサネット(登録商標)、シリアルATA、HDMI(登録商標)、IEEE1394(登録商標)、DisplayPort(登録商標)、RS232C、GPIO(General Purpose Input/Output)等を採用しても構わない。また、インターフェースIF2についても同様に、SPIに限られず、その他の通信インターフェースを採用しても構わない。
上述した実施の形態では、メインCPU621の通信規格としてPCIeを採用し、光源制御CPU651の通信規格としてSPI規格を採用し、カメラヘッドCPU242の通信規格としてUART規格を採用していたが、これに限られず、その他の通信規格を採用しても構わない。
1 医療用観察システム
2 内視鏡
3 第1伝送ケーブル
4 表示装置
5 第2伝送ケーブル
6 信号処理装置
7 第3伝送ケーブル
21 挿入部
22 光源装置
23 ライトガイド
24 カメラヘッド
61 インターフェースモジュール
62 制御モジュール
63 画像処理モジュール
64 記憶モジュール
65 光源制御モジュール
241 撮像部
242 カメラヘッドCPU
610 FPGA
611〜613 CPUI/F
614 記憶制御部
615,617 第1記憶部
616,618 第2記憶部
615R〜618R,615W〜618W Buf
621 メインCPU
651 光源制御CPU
Bu バス
IF,IF1,IF2 インターフェース
ST 基準信号
T0 基準タイミング
T1〜T5 第1〜第5タイミング
TS1〜TS5 第1〜第5タイミング信号
2 内視鏡
3 第1伝送ケーブル
4 表示装置
5 第2伝送ケーブル
6 信号処理装置
7 第3伝送ケーブル
21 挿入部
22 光源装置
23 ライトガイド
24 カメラヘッド
61 インターフェースモジュール
62 制御モジュール
63 画像処理モジュール
64 記憶モジュール
65 光源制御モジュール
241 撮像部
242 カメラヘッドCPU
610 FPGA
611〜613 CPUI/F
614 記憶制御部
615,617 第1記憶部
616,618 第2記憶部
615R〜618R,615W〜618W Buf
621 メインCPU
651 光源制御CPU
Bu バス
IF,IF1,IF2 インターフェース
ST 基準信号
T0 基準タイミング
T1〜T5 第1〜第5タイミング
TS1〜TS5 第1〜第5タイミング信号
Claims (4)
- 第1デバイスと前記第1デバイスとの間で制御信号の通信をそれぞれ行う複数の第2デバイスとを備えた医療機器に用いられ、前記第1デバイスと前記複数の第2デバイスとの間での制御信号の通信を中継する中継デバイスであって、
前記第1デバイスの通信方式に対応した通信方式で前記第1デバイスとの間で通信を行う第1インターフェース部、及び前記複数の第2デバイスの各通信方式にそれぞれ対応した各通信方式で前記複数の第2デバイスとの間でそれぞれ通信を行う複数の第2インターフェース部を有するプログラマブルロジックデバイスと、
複数の対をなす第1記憶部及び第2記憶部とを備え、
前記対をなす第1記憶部及び第2記憶部は、
前記複数の第2インターフェース部毎にそれぞれ設けられ、
前記プログラマブルロジックデバイスは、
前記第1デバイスから前記第1インターフェース部を介して受信した制御信号を、第1通信タイミングで前記第1記憶部に一時的に記憶するとともに、第2通信タイミングで前記第2インターフェース部を介して前記第2デバイスに送信し、
前記第2デバイスから前記第2インターフェース部を介して受信した制御信号を、第3通信タイミングで前記第2記憶部に一時的に記憶するとともに、前記第1通信タイミングで前記第1インターフェース部を介して前記第1デバイスに送信し、
前記第1通信タイミングと前記第2通信タイミング及び前記第3通信タイミングとは、
互いにずれたタイミングに設定されている
ことを特徴とする中継デバイス。 - 前記第1通信タイミング、前記第2通信タイミング、及び前記第3通信タイミングは、
変更可能に構成されている
ことを特徴とする請求項1に記載の中継デバイス。 - 前記複数の対をなす第1記憶部及び第2記憶部は、
前記プログラマブルロジックデバイス内部に設けられている
ことを特徴とする請求項1または2に記載の中継デバイス。 - 第1デバイスと、
前記第1デバイスとの間で制御信号の通信をそれぞれ行う複数の第2デバイスと、
前記第1デバイスと前記複数の第2デバイスとの間での制御信号の通信を中継する請求項1〜3のいずれか一つに記載の中継デバイスとを備える
ことを特徴とする医療機器。
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