JPWO2016063501A1 - 半導体デバイス及び紫外線発光素子 - Google Patents

半導体デバイス及び紫外線発光素子 Download PDF

Info

Publication number
JPWO2016063501A1
JPWO2016063501A1 JP2016555075A JP2016555075A JPWO2016063501A1 JP WO2016063501 A1 JPWO2016063501 A1 JP WO2016063501A1 JP 2016555075 A JP2016555075 A JP 2016555075A JP 2016555075 A JP2016555075 A JP 2016555075A JP WO2016063501 A1 JPWO2016063501 A1 JP WO2016063501A1
Authority
JP
Japan
Prior art keywords
layer
electrode
semiconductor device
contact
nitride semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016555075A
Other languages
English (en)
Other versions
JP6331204B2 (ja
Inventor
後藤　浩嗣
浩嗣 後藤
安田　正治
正治 安田
村井　章彦
章彦 村井
卓哉 美濃
卓哉 美濃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2016063501A1 publication Critical patent/JPWO2016063501A1/ja
Application granted granted Critical
Publication of JP6331204B2 publication Critical patent/JP6331204B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本発明の課題は、半導体デバイスの耐湿性の向上を図ることである。半導体デバイス（１００）の電極（９０）は、コンタクト電極（９１）と、コンタクト電極（９１）の表面側に形成されたパッド電極（９２）と、を備える。絶縁膜（１０）は、コンタクト電極（９１）におけるＡｌＧａＮ層（３１）との接触領域を囲むようにＡｌＧａＮ層（３１）の表面（３１ａ）上にある。パッシベーション膜（１１）は、少なくともパッド電極（９２）上に形成され、かつ、パッド電極（９２）の中央部を露出させる開口部（１３）が形成されている。電極（９０）は、パッド電極（９２）がコンタクト電極（９１）と絶縁膜（１０）とに跨って形成されており、パッド電極（９２）よりも下に、平面視で開口部（１３）を包含するＡｌ層（９３）を備える。

Description

本発明は、半導体デバイス及び紫外線発光素子に関し、より詳細には、ＡｌＧａＮ層と、ＡｌＧａＮ層の表面上に形成された電極と、を備える半導体デバイス及び紫外線発光素子に関する。
III族窒化物半導体を利用した半導体デバイスとしては、発光ダイオードに代表される発光デバイス、高電子移動度トランジスタに代表される電子デバイス等が各所で研究開発されている。また、最近では、高効率白色照明、殺菌、医療、環境汚染物質を高速で処理する用途等の分野で、III族窒化物半導体を用いた紫外発光デバイスに大きな期待が集まっている。
従来、半導体デバイスとしては、ｎ型層と発光層とｐ型層との積層膜がメサ構造（mesa structure）を有し、ｎ型層の露出表面に設けられたｎ電極と、ｐ型層の表面側に設けられたｐ電極とを備えた紫外半導体発光素子が知られている（例えば、文献１［日本国特許出願公開番号２０１４−９６４６０］）。
文献１に記載された紫外半導体発光素子は、ｎ型層が、ｎ型ＡｌzＧａ1-zＮ（０＜ｚ≦１）層により構成されている。
ＡｌＧａＮ層と、ＡｌＧａＮ層上に形成された電極と、を備えた半導体デバイスでは、ＡｌＧａＮ層におけるＡｌの組成比が高くなるほど、耐湿性の向上が望まれている。
本発明の目的は、耐湿性の向上を図ることが可能な半導体デバイス及び紫外線発光素子を提供することにある。
本発明に係る一態様の半導体デバイスは、ＡｌＧａＮ層と、電極と、絶縁膜と、パッシベーション膜と、を備える。前記電極は、前記ＡｌＧａＮ層の表面上に形成されたコンタクト電極と、前記コンタクト電極の表面側に形成されたパッド電極と、を備える。前記絶縁膜は、前記コンタクト電極における前記ＡｌＧａＮ層との接触領域を囲むように前記ＡｌＧａＮ層の前記表面上に形成されている。前記パッシベーション膜は、少なくとも前記パッド電極上に形成され、かつ、前記パッド電極の中央部を露出させる開口部が形成されている。前記電極は、平面視において、前記パッド電極が前記コンタクト電極と前記絶縁膜とに跨って形成されている。前記電極は、前記パッド電極よりも下に、平面視で前記開口部を包含するＡｌ層を備える。
本発明に係る一態様の紫外線発光素子は、基板と、前記基板の一面側に形成され前記一面側から順にｎ型窒化物半導体層、発光層及びｐ型窒化物半導体層を有する窒化物半導体層と、前記ｐ型窒化物半導体層の表面上に形成された正電極と、前記ｎ型窒化物半導体層のうち露出した表面に形成された負電極と、絶縁膜と、パッシベーション膜と、を備える。前記発光層は、紫外線の波長域に発光波長を有する光を放射するように構成されている。前記正電極は、前記ｐ型窒化物半導体層の表面上に形成された第１コンタクト電極と、前記第１コンタクト電極の表面側に形成された第１パッド電極と、を備える。前記負電極は、前記ｎ型窒化物半導体層におけるＡｌＧａＮ層の表面上に形成された第２コンタクト電極と、前記第２コンタクト電極の表面側に形成された第２パッド電極と、を備える。前記絶縁膜は、前記ｐ型窒化物半導体層の表面上及び前記ＡｌＧａＮ層の表面上に形成され、かつ、前記第１コンタクト電極を露出させる第１コンタクト孔及び第２コンタクト電極を露出させる第２コンタクト孔が形成されている。前記パッシベーション膜は、少なくとも前記第２パッド電極上に形成され、かつ、前記第２パッド電極の中央部を露出させる開口部が形成されている。前記負電極は、平面視において、前記第２パッド電極が第２コンタクト電極と前記絶縁膜とに跨って形成されている。前記負電極は、前記第２パッド電極よりも下に、平面視で前記開口部を包含するＡｌ層を備える。
図１は、実施形態の半導体デバイスの概略断面図である。 図２は、実施形態の半導体デバイスの概略平面図である。 図３は、実施形態の半導体デバイスにおける要部の模式的な断面図である。 図４は、実施形態の半導体デバイスにおける凝固組織の模式図である。 図５は、実施形態の半導体デバイスの電極を基板の第２面側から観察した光学顕微鏡写真である。 図６は、実施形態の第１変形例の半導体デバイスの概略断面図である。 図７は、実施形態の第２変形例の半導体デバイスの概略断面図である。
下記の実施形態において説明する各図は、模式的な図であり、各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。また、実施形態に記載した材料、数値等は、好ましい例を示しているだけであり、それに限定する主旨ではない。更に、本願発明は、その技術的思想の範囲を逸脱しない範囲で、構成に適宜変更を加えることが可能である。
（実施形態）
以下では、本実施形態の半導体デバイス１００について図１〜５に基づいて説明する。なお、図１は、図２のＸ−Ｘ概略断面図である。
半導体デバイス１００は、ＡｌＧａＮ層３１と、電極９０と、絶縁膜１０と、パッシベーション膜１１と、を備える。電極９０は、ＡｌＧａＮ層３１の表面３１ａ上に形成されたコンタクト電極９１と、コンタクト電極９１の表面側に形成されたパッド電極９２と、を備える。絶縁膜１０は、コンタクト電極９１におけるＡｌＧａＮ層３１との接触領域を囲むようにＡｌＧａＮ層３１の表面３１ａ上に形成されている。パッシベーション膜１１は、絶縁膜１０とパッド電極９２の端部とを覆うように形成され、かつ、パッド電極９２の中央部を露出させる開口部１３が形成されている。電極９０は、平面視において、パッド電極９２がコンタクト電極９１と絶縁膜１０とに跨って形成されている。電極９０は、パッド電極９２よりも下に、平面視で開口部１３を包含するＡｌ層９３を備える。これにより、半導体デバイス１００は、耐湿性の向上を図ることが可能となる。「パッド電極９２よりも下に」とは、ＡｌＧａＮ層３１の厚さ方向に沿った方向においてパッド電極９２よりもＡｌＧａＮ層３１に近い位置にあることを意味する。要するに、パッド電極９２とＡｌＧａＮ層３１との間に、開口部１３の開口サイズと比べて平面サイズが大きなＡｌ層９３を備える。「平面視で開口部１３を包含するＡｌ層９３」とは、Ａｌ層９３の、ＡｌＧａＮ層３１の厚さ方向に投影方向が沿った垂直投影領域（すなわち、ＡｌＧａＮ層３１の厚さ方向に直交する面への垂直投影領域）内に、開口部１３を包含することを意味する。
本実施形態の半導体デバイス１００は、紫外線発光素子である。より詳細には、半導体デバイス１００は、ＡｌＧａＮ層３１を少なくとも有するｎ型窒化物半導体層３と、ｎ型窒化物半導体層３上に形成され紫外線の波長域（紫外波長域）に発光波長を有する光を放射する発光層４と、発光層４上に形成されたｐ型窒化物半導体層５と、を備える。これにより、半導体デバイス１００は、紫外線発光素子を構成することができる。よって、本実施形態の半導体デバイス１００である紫外線発光素子は、耐湿性の向上を図ることが可能となる。
半導体デバイス１００は、基板１と、基板１の一面（以下、「第１面」ともいう。）１ａ側に形成され第１面１ａ側から順にｎ型窒化物半導体層３、発光層４及びｐ型窒化物半導体層５を有する窒化物半導体層２０と、を備える。また、半導体デバイス１００は、ｐ型窒化物半導体層５の表面５ａ上に形成された正電極８と、ｎ型窒化物半導体層３のうち露出した表面３ａに形成された負電極９と、を備える。ｎ型窒化物半導体層３のうち露出した表面３ａとは、窒化物半導体層２０の一部をｐ型窒化物半導体層５の表面５ａ側からｎ型窒化物半導体層３の深さ方向の途中まで除去することで露出した表面を意味する。半導体デバイス１００は、ｎ型窒化物半導体層３のうち露出した表面３ａが、ＡｌＧａＮ層３１の表面３１ａにより構成され、負電極９が、電極９０により構成されている。
半導体デバイス１００は、上述のように、窒化物半導体層２０が、基板１の第１面１ａ側に形成されている。半導体デバイス１００は、基板１の第１面１ａとは反対側の第２面１ｂが光取り出し面を構成しているのが好ましい。
半導体デバイス１００のチップサイズ（chip size）は、４００μｍ□（４００μｍ×４００μｍ）に設定してあるが、これに限らない。半導体デバイス１００が紫外線発光素子の場合、チップサイズは、例えば、２００μｍ□（２００μｍ×２００μｍ）〜１ｍｍ□（１ｍｍ×１ｍｍ）程度の範囲で適宜設定することができる。また、半導体デバイス１００の平面形状は、正方形状に限らず、例えば、長方形状等でもよい。半導体デバイス１００の平面形状が、長方形状の場合、半導体デバイス１００のチップサイズは、例えば、５００μｍ×２４０μｍとすることができる。
半導体デバイス１００の各構成要素については、以下に詳細に説明する。
半導体デバイス１００は、例えば、２１０ｎｍ〜２８０ｎｍの紫外波長域に発光波長（発光ピーク波長）を有する紫外線発光ダイオードとすることができる。これにより、半導体デバイス１００は、例えば、高効率白色照明、殺菌、医療、環境汚染物質を高速で処理する用途等の分野で、利用することができる。半導体デバイス１００は、紫外線発光ダイオードのような紫外線発光素子の場合、ＵＶ−Ｃの波長域に発光波長を有するのが好ましい。ＵＶ−Ｃの波長域は、例えば国際照明委員会（ＣＩＥ）における紫外線の波長による分類によれば、１００ｎｍ〜２８０ｎｍである。「発光ピーク波長」は、室温（２７℃）での主発光ピーク波長である。
基板１は、例えば、第１面１ａが（０００１）面のサファイア基板により構成することができる。つまり、基板１は、ｃ面サファイア基板（α−Ａｌ２Ｏ３基板）により構成することができる。また、サファイア基板は、（０００１）面からのオフ角が、０〜０．４°であるのが好ましい。
半導体デバイス１００は、基板１とｎ型窒化物半導体層３との間に、バッファ層（buffer layer）２を備えているのが好ましい。要するに、半導体デバイス１００は、基板１の第１面１ａ上にバッファ層２が形成されており、ｎ型窒化物半導体層３が、バッファ層２上に形成されているのが好ましい。バッファ層２は、ＡｌyＧａ1-yＮ（０≦ｙ≦１）層により構成されている。バッファ層２は、ＡｌＮ層により構成されているのが好ましい。
バッファ層２は、貫通転位を減少させることを目的として設けた層である。バッファ層２は、厚さが薄すぎると貫通転位の減少が不十分となりやすく、厚さが厚すぎると格子不整合に起因したクラックが発生したり、複数個の半導体デバイス１００を形成するウェハの反りが大きくなり過ぎる要因となる可能性がある。このため、バッファ層２の厚さは、例えば、５００ｎｍ〜１０μｍ程度の範囲で設定するのが好ましく、１μｍ〜５μｍの範囲で設定するのが、より好ましい。バッファ層２の厚さは、一例として４μｍに設定してある。
ｎ型窒化物半導体層３は、発光層４へ電子を輸送するための層である。ｎ型窒化物半導体層３は、例えば、ｎ型のＡｌＧａＮ層３１により構成することができる。ｎ型窒化物半導体層３を構成するｎ型のＡｌＧａＮ層３１の組成比は、発光層４で発光する紫外線を効率良く放出できるように設定するのが好ましい。例えば、発光層４が障壁層と井戸層とで構成される量子井戸構造を有し、井戸層のＡｌの組成比が０．５、障壁層のＡｌの組成比が０．７の場合、ｎ型のＡｌＧａＮ層３１のＡｌの組成比は、障壁層のＡｌの組成比と同じ０．７とすることができる。すなわち、発光層４の井戸層がＡｌ0.5Ｇａ0.5Ｎ層により構成され、障壁層がＡｌ0.7Ｇａ0.3Ｎ層により構成される場合、ｎ型窒化物半導体層３は、例えば、ｎ型Ａｌ0.7Ｇａ0.3Ｎ層により構成することができる。ｎ型窒化物半導体層３のＡｌの組成比は、障壁層のＡｌの組成比と同じである場合に限らず、異なっていてもよい。また、ｎ型窒化物半導体層３は、単層膜に限らず、例えば、互いにＡｌの組成比の異なる複数のｎ型ＡｌＧａＮ層を積層した多層膜により構成してもよい。ｎ型窒化物半導体層３の厚さは、一例として２μｍに設定してある。ｎ型窒化物半導体層３のドナー不純物としては、例えば、Ｓｉが好ましい。また、ｎ型窒化物半導体層３の電子濃度は、例えば、１×１０18〜１×１０19ｃｍ-3程度の範囲で設定すればよい。
発光層４は、注入されたキャリア（ここでは、電子と正孔）を光に変換する層である。言い換えれば、発光層４は、注入された２種類のキャリア（電子、正孔）の再結合により紫外線を放射する層である。発光層４は、量子井戸構造を有しているのが好ましい。発光層４は、量子井戸構造の井戸層が、ＡｌaＧａ1-aＮ（０＜ａ＜１）層により構成され、量子井戸構造の障壁層が、ＡｌbＧａ1-bＮ（０＜ｂ≦１、ｂ＞ａ）層により構成されているのが好ましい。ＡｌaＧａ1-aＮ（０＜ａ＜１）層からなる井戸層を備えた発光層４は、井戸層のＡｌの組成比ａを変化させることにより、発光波長を２１０ｎｍ〜３６０ｎｍの範囲で任意の発光波長に設定することが可能である。例えば、所望の発光波長が２６５ｎｍ付近である場合には、Ａｌの組成比ａを０．５０に設定すればよい。発光層４は、量子井戸構造の井戸層が、ＩｎＡｌＧａＮ層により構成されていてもよい。
量子井戸構造は、多重量子井戸構造でもよいし、単一量子井戸構造でもよい。発光層４は、井戸層の厚さが厚すぎると、井戸層に注入された電子及び正孔が、量子井戸構造における格子不整合に起因するピエゾ電界（piezoelectric field）に起因して、空間的に分離してしまい、発光効率が低下してしまうと推考される。また、発光層４は、井戸層の厚さが薄すぎる場合、キャリアの閉じ込め効果が低下し、発光効率が低下してしまうと推考される。このため、井戸層の厚さは、例えば、１ｎｍ〜５ｎｍ程度が好ましく、１．３ｎｍ〜３ｎｍ程度が、より好ましい。また、障壁層の厚さは、例えば、５ｎｍ〜１５ｎｍ程度の範囲で設定することが好ましい。半導体デバイス１００では、一例として、井戸層の厚さを２ｎｍに設定し、障壁層の厚さを１０ｎｍに設定してある。半導体デバイス１００は、発光層４が量子井戸構造を有した構成に限らず、例えば、単層の発光層４がｎ型窒化物半導体層３とｐ型窒化物半導体層５とで挟まれたダブルヘテロ構造（double heterostructure）でもよい。
ｐ型窒化物半導体層５は、少なくともｐ型ＡｌＧａＮ層５２を有している。ｐ型窒化物半導体層５は、例えば、電子ブロック層（electron block layer）５１と、ｐ型ＡｌＧａＮ層５２と、ｐ型コンタクト層５３と、を備えるのが好ましい。
電子ブロック層５１は、発光層４とｐ型ＡｌＧａＮ層５２との間に設けるのが好ましい。電子ブロック層５１は、発光層４へ注入された電子のうち、発光層４中で正孔と再結合されなかった電子が、ｐ型ＡｌＧａＮ層５２側へ漏れる（オーバーフローする）のを抑制するために、発光層４とｐ型ＡｌＧａＮ層５２との間に好適に設けることができる。電子ブロック層５１は、ｐ型ＡｌcＧａ1-cＮ（０＜ｃ＜１）層により構成することができる。ｐ型ＡｌcＧａ1-cＮ（０＜ｃ＜１）層のＡｌの組成比ｃは、例えば、０．９とすることができる。ｐ型ＡｌcＧａ1-cＮ（０＜ｃ＜１）層の組成比は、電子ブロック層５１のバンドギャップエネルギが、ｐ型ＡｌＧａＮ層５２もしくは障壁層のバンドギャップエネルギよりも高くなるように設定するのが好ましい。電子ブロック層５１の厚さは、一例として３０ｎｍに設定してある。電子ブロック層５１は、厚さが薄すぎるとオーバーフローを抑制する効果が減少し、厚さが厚すぎると半導体デバイス１００の抵抗が大きくなる要因となる可能性がある。電子ブロック層５１の厚さについては、Ａｌの組成比ｃや正孔濃度等の値によって適した厚さが変化するので、一概には言えないが、１ｎｍ〜５０ｎｍの範囲で設定することが好ましく、５ｎｍ〜２５ｎｍの範囲で設定することが、より好ましい。電子ブロック層５１のアクセプタ不純物としては、例えば、Ｍｇが好ましい。
ｐ型ＡｌＧａＮ層５２は、発光層４へ正孔を輸送するための層である。ｐ型ＡｌＧａＮ層５２は、ｐ型ＡｌdＧａ1-dＮ（０＜ｄ＜１）層により構成してあるのが好ましい。ｐ型ＡｌdＧａ1-dＮ（０＜ｄ＜１）層の組成比は、発光層４で発光する紫外線の吸収を抑制できるように設定するのが好ましい。例えば、発光層４における井戸層のＡｌの組成比が０．５、障壁層のＡｌの組成比ｂが０．７の場合、ｐ型ＡｌdＧａ1-dＮ（０＜ｄ＜１）層のＡｌの組成比ｄは、例えば、障壁層のＡｌの組成比ｂと同じ０．７とすることができる。すなわち、発光層４の井戸層がＡｌ0.5Ｇａ0.5Ｎ層からなる場合、ｐ型ＡｌＧａＮ層５２は、例えば、ｐ型Ａｌ0.7Ｇａ0.3Ｎ層により構成することができる。ｐ型ＡｌＧａＮ層５２のＡｌの組成比は、障壁層のＡｌの組成比ｂと同じである場合に限らず、異なっていてもよい。ｐ型ＡｌＧａＮ層５２のアクセプタ不純物としては、例えば、Ｍｇが好ましい。
ｐ型ＡｌＧａＮ層５２の正孔濃度は、ｐ型ＡｌＧａＮ層５２の膜質が劣化しない正孔濃度の範囲において、より高い濃度のほうが好ましい。しかしながら、半導体デバイス１００は、ｐ型ＡｌＧａＮ層５２の正孔濃度がｎ型窒化物半導体層３の電子濃度よりも低いので、ｐ型ＡｌＧａＮ層５２の厚さが、厚すぎると、半導体デバイス１００の抵抗が大きくなりすぎる。このため、ｐ型ＡｌＧａＮ層５２の厚さは、２００ｎｍ以下が好ましく、１００ｎｍ以下が、より好ましい。なお、半導体デバイス１００では、一例として、ｐ型ＡｌＧａＮ層５２の厚さを５０ｎｍに設定してある。
半導体デバイス１００は、ｐ型ＡｌＧａＮ層５２上にｐ型コンタクト層５３を好適に備えた構成とすることができる。
ｐ型コンタクト層５３は、正電極８との接触抵抗を下げ、正電極８との良好なオーミック接触を得るために設けてある。ｐ型コンタクト層５３は、ｐ型ＧａＮ層により構成してあるのが好ましい。ｐ型コンタクト層５３を構成するｐ型ＧａＮ層の正孔濃度は、ｐ型ＡｌＧａＮ層５２よりも高濃度とすることが好ましく、例えば、７×１０17ｃｍ-3程度とすることにより、正電極８との良好なオーミック接触を得ることが可能である。ただし、ｐ型ＧａＮ層の正孔濃度は、正電極８との良好なオーミック接触が得られる正孔濃度の範囲で適宜変更してもよい。ｐ型コンタクト層５３の厚さは、２００ｎｍに設定してあるが、これに限らず、例えば、５０ｎｍ〜３００ｎｍの範囲で設定すればよい。
半導体デバイス１００は、上述のように、窒化物半導体層２０が、バッファ層２、ｎ型窒化物半導体層３、発光層４及びｐ型窒化物半導体層５を備えた構成とすることができる。窒化物半導体層２０は、バッファ層２、発光層４、電子ブロック層５１及びｐ型コンタクト層５３について、適宜設ければよい。窒化物半導体層２０は、エピタキシャル成長法により形成することができる。エピタキシャル成長法は、例えば、ＭＯＶＰＥ（metal organic vapor phase epitaxy）法、ＨＶＰＥ（hydride vapor phase epitaxy）法、ＭＢＥ（molecular beam epitaxy）法等を採用できる。なお、窒化物半導体層２０は、この窒化物半導体層２０を形成する際に不可避的に混入されるＨ、Ｃ、Ｏ、Ｓｉ、Ｆｅ等の不純物が存在してもよい。
半導体デバイス１００は、窒化物半導体層２０の一部を、窒化物半導体層２０の表面２０ａ側からｎ型窒化物半導体層３の途中までエッチングすることで除去してある。これにより、半導体デバイス１００は、ｎ型窒化物半導体層３の表面３ａを露出させている。要するに、半導体デバイス１００は、窒化物半導体層２０の一部をエッチングすることで形成されたメサ構造２２を有している。そして、半導体デバイス１００は、窒化物半導体層２０の表面２０ａ上に正電極８が形成され、ｎ型窒化物半導体層３の表面３ａ上に負電極９が形成されている。半導体デバイス１００は、窒化物半導体層２０がｐ型コンタクト層５３を備えている場合、ｐ型コンタクト層５３の表面５３ａが、窒化物半導体層２０の表面２０ａを構成する。
正電極８は、ｐ型窒化物半導体層５と電気的に接続されている。正電極８は、ｐ型コンタクト層５３を介してｐ型ＡｌＧａＮ層５２と電気的に接続されているのが好ましい。正電極８は、ｐ型窒化物半導体層５の表面５ａ上に形成されたコンタクト電極８１（以下、「第１コンタクト電極８１」ともいう。）と、コンタクト電極８１の表面側に形成されたパッド電極８２（以下、「第１パッド電極８２」ともいう。）と、を備える。第１パッド電極８２は、平面視において、第１コンタクト電極８１と絶縁膜１０とに跨って形成されている。
第１コンタクト電極８１は、ｐ型窒化物半導体層５の厚さ方向においてｐ型窒化物半導体層５から離れるにつれて断面積が徐々に小さくなる形状に形成されているのが好ましい。より詳細には、第１コンタクト電極８１は、側面をテーパ形状とすることで、ｐ型窒化物半導体層５の厚さ方向においてｐ型窒化物半導体層５から離れるにつれて断面積が徐々に小さくなる形状に形成されているのが好ましい。第１パッド電極８２は、側面がテーパ形状であるのが好ましい。
第１コンタクト電極８１は、ｐ型窒化物半導体層５とオーミック接触を得るために、ｐ型コンタクト層５３の表面５３ａ上に形成されているコンタクト用電極である。第１コンタクト電極８１は、一例として、Ｎｉ膜とＡｕ膜との積層膜（以下、「第１積層膜」ともいう。）をｐ型窒化物半導体層５の表面５ａ上に形成してから、アニール処理を行うことにより形成されている。第１積層膜は、一例として、Ｎｉ膜の厚さを３０ｎｍ、Ａｕ膜の厚さを２００ｎｍに設定してある。
第１パッド電極８２は、外部接続用電極である。言い換えれば、第１パッド電極８２は、実装用電極である。より詳細には、第１パッド電極８２は、半導体デバイス１００をパッケージ（package）や配線基板等に実装するときに、導電性のワイヤ（wire）、導電性のバンプ（bump）等が接合される。導電性のワイヤとしては、例えば、Ａｕワイヤ等が採用される。導電性のバンプとしては、例えば、Ａｕバンプ等が採用される。第１パッド電極８２は、Ａｕ層により構成されているのが好ましい。第１パッド電極８２を構成するＡｕ層の厚さは、一例として、１３００ｎｍに設定してある。
正電極８は、第１パッド電極８２よりも下に、平面視で第１開口部１２を包含するＡｌ層８３を備えているのが好ましい。Ａｌ層８３の厚さは、一例として、２５０ｎｍに設定してある。
正電極８は、第１パッド電極８２がＡｕ層により構成され、第１パッド電極８２とＡｌ層８３との間に介在する上部バリアメタル層８４を備えるのが好ましい。上部バリアメタル層８４の材料は、Ｔｉを採用しているが、これに限らず、例えば、Ｔａ、Ｎｉでもよい。上部バリアメタル層８４の厚さは、一例として、１００ｎｍに設定してある。
また、正電極８は、Ａｌ層８３と第１コンタクト電極８１との間に介在する下部バリアメタル層８５を備えるのが好ましい。下部バリアメタル層８５の材料は、Ｔｉを採用しているが、これに限らず、例えば、Ｔａ、Ｎｉでもよい。下部バリアメタル層８５の厚さは、一例として、１００ｎｍに設定してある。
正電極８については、後述の半導体デバイス１００の製造方法について説明した後で更に説明する。
負電極９は、ｎ型窒化物半導体層３と電気的に接続されている。負電極９は、上述のように、電極９０により構成されている。よって、負電極９は、ｎ型窒化物半導体層３の露出した表面３ａ上に形成されたコンタクト電極９１（以下、「第２コンタクト電極９１」ともいう。）と、第２コンタクト電極９１の表面側に形成されたパッド電極９２（以下、「第２パッド電極９２」ともいう。）と、を備える。第２パッド電極９２は、平面視において、第２コンタクト電極９１と絶縁膜１０とに跨って形成されている。
第２コンタクト電極９１は、ｎ型窒化物半導体層３の厚さ方向においてｎ型窒化物半導体層３から離れるにつれて断面積が徐々に小さくなる形状に形成されているのが好ましい。より詳細には、第２コンタクト電極９１は、側面をテーパ形状とすることで、ｎ型窒化物半導体層３の厚さ方向においてｎ型窒化物半導体層３から離れるにつれて断面積が徐々に小さくなる形状に形成されているのが好ましい。第２パッド電極９２は、側面がテーパ形状であるのが好ましい。
第２コンタクト電極９１は、ｎ型窒化物半導体層３とオーミック接触を得るために、ｎ型窒化物半導体層３の表面３ａ上に形成されているコンタクト用電極である。第２コンタクト電極９１は、一例として、Ａｌ膜とＮｉ膜とＡｌ膜とＮｉ膜とＡｕ膜との積層膜（以下、「第２積層膜」ともいう。）をｎ型窒化物半導体層３の表面３ａ上に形成してから、アニール処理を行い、徐冷を行うことにより形成されている。第２積層膜は、Ａｌ膜、Ｎｉ膜、Ａｌ膜、Ｎｉ膜及びＡｕ膜の厚さを、それぞれ、２００ｎｍ、３０ｎｍ、２００ｎｍ、３０ｎｍ及び２００ｎｍに設定してある。
第２コンタクト電極９１は、ＮｉとＡｌとを主成分とする凝固組織により構成されている。よって、半導体デバイス１００は、ｎ型窒化物半導体層３と第２コンタクト電極９１との接触抵抗の低減を図ることが可能となる。凝固組織とは、溶融金属が固体に変態する結果生成した結晶組織を意味する。言い換えれば、凝固組織は、ＮｉとＡｌとを含む溶融金属が凝固することにより形成された溶融凝固組織である。ＮｉとＡｌとを主成分とする凝固組織は、例えば、不純物としてＡｕ及びＮを含んでいてもよい。
凝固組織は、図３に示すように、ｎ型窒化物半導体層３の表面３ａに接する複数のＮｉ初晶９ａと、ｎ型窒化物半導体層３の表面３ａに接するＡｌＮｉ共晶９ｂと、が混在している。よって、半導体デバイス１００は、ｎ型窒化物半導体層３と第２コンタクト電極９１との接触抵抗の低減を図れ、かつ、第２コンタクト電極９１のシート抵抗（sheet resistance）の低減を図ることが可能となる。ＡｌＮｉ共晶９ｂは、Ａｌの組成比が９６〜９７ａｔ％程度であるから、Ｎｉに比べてＡｌがリッチなＡｌリッチ（Al-rich）の組織である。第２コンタクト電極９１を構成している凝固組織は、複数のＮｉ初晶９ａが主として接触抵抗の低減に寄与し、ＡｌＮｉ共晶９ｂが主としてシート抵抗の低減に寄与している、と推考される。Ｎｉ初晶９ａは、例えば、不純物としてＡｕとＮとを含んでいるのが好ましい。Ｎｉ初晶９ａが不純物としてＮを含んでいる理由としては、Ｎｉ初晶９ａが結晶成長するときにｎ型窒化物半導体層３から一部のＮを引き抜いて固溶する推定メカニズムが考えられる。ＡｌＮｉ共晶９ｂは、例えば、不純物としてＡｕを含んでいてもよい。なお、半導体デバイス１００は、仮に推定メカニズムが別であってもよい。
第２コンタクト電極９１における複数のＮｉ初晶９ａは、下記の条件を満たすＮｉ初晶９ａを含んでいるのが好ましい。
条件：第２コンタクト電極９１の厚さ方向の全長に亘って形成され、第２コンタクト電極９１の一面内方向においてｎ型窒化物半導体層３に接する連続領域の幅が、第２コンタクト電極９１の厚さよりも大きい。
これにより、半導体デバイス１００は、Ｎｉ初晶９ａとｎ型窒化物半導体層３の表面３ａとの接触抵抗の更なる低減を図ることが可能となる。
Ｎｉ初晶９ａは、樹枝状結晶であり、ｎ型窒化物半導体層３の厚さ方向に直交する断面形状が、樹枝状である、のが好ましい。これにより、半導体デバイス１００は、Ｎｉ初晶９ａとｎ型窒化物半導体層３の表面３ａとの接触面積を増加させることが可能となり、接触抵抗の更なる低減することが可能となる。なお、Ｎｉ初晶９ａの、ｎ型窒化物半導体層３の厚さ方向に直交する断面形状は、図４及び５に示す樹枝状の形状と略同じである。
半導体デバイス１００は、ｎ型窒化物半導体層３と第２コンタクト電極９１との接触抵抗の低減を図ることにより、半導体デバイス１００の動作電圧を低減することが可能となり、また、発光輝度の向上を図ることが可能となる。
なお、上記のように第２コンタクト電極９１を、ＮｉとＡｌとを主成分とするように作製することは、あくまでも一例であり、Ｔｉ等を成分とする別の材料で第２コンタクト電極９１を構成してもよい。
半導体デバイス１００は、ｎ型窒化物半導体層３と第２コンタクト電極９１との接触が、オーミック接触であるのが好ましい。ここで、オーミック接触とは、ｎ型窒化物半導体層３と第２コンタクト電極９１との接触のなかで、印加電圧の方向により生じる電流の整流性のない接触を意味する。オーミック接触は、電流−電圧特性が略線形であるのが好ましく、線形であるのがより好ましい。また、オーミック接触は、接触抵抗がより小さいのが好ましい。ｎ型窒化物半導体層３と第２コンタクト電極９１との接触では、ｎ型窒化物半導体層３と第２コンタクト電極９１との界面を通過する電流が、ショットキー障壁（schottky barrier）を乗り越える熱電子放出電流とショットキー障壁を透過するトンネル電流（tunnel current）との和であると考えられる。このため、ｎ型窒化物半導体層３と第２コンタクト電極９１との接触では、トンネル電流が支配的な場合、近似的にオーミック接触が実現していると考えられる。
第２パッド電極９２は、外部接続用電極である。言い換えれば、第２パッド電極９２は、実装用電極である。より詳細には、第２パッド電極９２は、半導体デバイス１００をパッケージや配線基板等に実装するときに、導電性のワイヤ、導電性のバンプ等が接合される。第２パッド電極９２は、Ａｕ層により構成されているのが好ましい。第２パッド電極９２を構成するＡｕ層の厚さは、一例として、１３００ｎｍに設定してある。
負電極９は、第２パッド電極９２よりも下に、平面視で第２開口部１３を包含するＡｌ層９３を備えている。Ａｌ層９３の厚さは、一例として、２５０ｎｍに設定してある。
負電極９は、第２パッド電極９２がＡｕ層により構成され、第２パッド電極９２とＡｌ層９３との間に介在する上部バリアメタル層９４を備えるのが好ましい。上部バリアメタル層９４の材料は、Ｔｉを採用しているが、これに限らず、例えば、ＴａやＮｉでもよい。上部バリアメタル層９４の厚さは、一例として、１００ｎｍに設定してある。
また、負電極９は、Ａｌ層９３と第２コンタクト電極９１との間に介在する下部バリアメタル層９５を備えるのが好ましい。下部バリアメタル層９５の材料は、Ｔｉを採用しているが、これに限らず、例えば、Ｔａ、Ｎｉでもよい。下部バリアメタル層９５の厚さは、一例として、１００ｎｍに設定してある。
負電極９については、後述の半導体デバイス１００の製造方法について説明した後で更に説明する。
絶縁膜１０は、メサ構造２２の上面２２ａ（窒化物半導体層２０の表面２０ａ）の一部とメサ構造２２の側面２２ｃとｎ型窒化物半導体層３の表面３ａの一部とに跨って形成されているのが好ましい。絶縁膜１０は、電気絶縁性を有する膜である。絶縁膜１０の材料としては、ＳｉＯ2が好ましい。要するに、絶縁膜１０は、シリコン酸化膜であるのが好ましい。絶縁膜１０の材料は、ＳｉＯ2に限らず、例えば、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＴｉＯ2、Ｔａ2Ｏ5、ＺｒＯ2、Ｙ2Ｏ3、ＣｅＯ2、Ｎｂ2Ｏ5等を採用することもできる。絶縁膜１０の厚さは、一例として、１μｍに設定してある。絶縁膜１０は、例えば、ＣＶＤ（chemical vapor deposition）法、蒸着法、スパッタ法等により形成することができる。絶縁膜１０は、単層膜に限らず、多層膜により構成してもよい。絶縁膜１０として設ける多層膜は、発光層４で発生した光（紫外線）を反射させるための誘電体多層膜により構成してもよい。
絶縁膜１０は、第１コンタクト電極８１を露出させるコンタクト孔１０ａ（以下、「第１コンタクト孔１０ａ」ともいう。）と、第２コンタクト電極９１を露出させるコンタクト孔１０ｂ（以下、「第２コンタクト孔１０ｂ」ともいう。）と、を有する。
第１コンタクト孔１０ａは、ｐ型窒化物半導体層５の厚さ方向においてｐ型窒化物半導体層５から離れるにつれて開口面積が徐々に大きくなる形状に形成されているのが好ましい。より詳細には、第１コンタクト孔１０ａは、内側面がテーパ形状に形成されることで、ｐ型窒化物半導体層５の厚さ方向においてｐ型窒化物半導体層５から離れるにつれて開口面積が徐々に大きくなる形状に形成されているのが好ましい。半導体デバイス１００は、平面視において第１コンタクト孔１０ａが、第１コンタクト電極８１よりも大きく、第１コンタクト孔１０ａの内側面と第１コンタクト電極８１の側面とが離れているのが好ましい。
第２コンタクト孔１０ｂは、ｎ型窒化物半導体層３の厚さ方向においてｎ型窒化物半導体層３から離れるにつれて開口面積が徐々に大きくなる形状に形成されているのが好ましい。より詳細には、第２コンタクト孔１０ｂは、内側面がテーパ形状に形成されることで、ｎ型窒化物半導体層３の厚さ方向においてｎ型窒化物半導体層３から離れるにつれて開口面積が徐々に大きくなる形状に形成されているのが好ましい。半導体デバイス１００は、平面視において第２コンタクト孔１０ｂが、第２コンタクト電極９１よりも大きく、第２コンタクト孔１０ｂの内側面と第２コンタクト電極９１の側面とが離れているのが好ましい。
パッシベーション膜１１は、第１パッド電極８２の端部と第２パッド電極９２の端部と絶縁膜１０とを覆うように形成されている。より詳細には、パッシベーション膜１１は、第１パッド電極８２の表面及び側面と、第２パッド電極９２の表面及び側面と、絶縁膜１０と、を覆うように形成されており、かつ、第１パッド電極８２の中央部（第１パッド電極８２の表面の中央部）を露出させる開口部１２（以下、「第１開口部１２」ともいう。）と、第２パッド電極９２の中央部（第２パッド電極９２の表面の中央部）を露出させる開口部１３（以下、「第２開口部１３」ともいう。）と、が形成されている。上述の説明から明らかなように、パッシベーション膜１１は、少なくともパッド電極９２（第２パッド電極９２）上に形成され、かつ、パッド電極９２（第２パッド電極９２）の中央部を露出させる開口部１３が形成されている。パッシベーション膜１１は、半導体デバイス１００における最表層に設けられて、湿度等の外気によるデバイス特性の劣化を抑制するための保護膜である。より詳細には、パッシベーション膜１１は、少なくとも、パッド電極９２、コンタクト電極９１及びＡｌＧａＮ層３１それぞれの機能を保護することで半導体デバイス１００のデバイス特性の劣化を抑制するための保護膜である。
第１開口部１２は、内側面がテーパ形状に形成されることで、ｐ型窒化物半導体層５の厚さ方向においてｐ型窒化物半導体層５から離れるにつれて開口面積が徐々に大きくなる形状に形成されているのが好ましい。
第２開口部１３は、内側面がテーパ形状に形成されることで、ｎ型窒化物半導体層３の厚さ方向においてｎ型窒化物半導体層３から離れるにつれて開口面積が徐々に大きくなる形状に形成されているのが好ましい。
パッシベーション膜１１は、例えば、シリコン窒化膜であるのが好ましい。これにより、パッシベーション膜１１は、シリコン酸化膜よりも水分の透過性を小さくすることが可能となり、耐湿性を高くすることが可能となる。パッシベーション膜１１は、電気絶縁性を有する。パッシベーション膜１１は、プラズマＣＶＤ法により成膜するのが好ましい。これにより、半導体デバイス１００は、パッシベーション膜１１が蒸着法やスパッタ法により形成する場合に比べて、パッシベーション膜１１の段差被覆性や、パッシベーション膜１１の緻密性を向上させることが可能となる。また、半導体デバイス１００は、パッシベーション膜１１をプラズマＣＶＤ法により成膜する場合、Ａｌ層９３の材料であるアルミニウムの融点に比べて十分に低い温度でパッシベーション膜１１を成膜することができる。
半導体デバイス１００は、パッシベーション膜１１と第１パッド電極８２の端部との間に密着層１４ａが介在しているのが好ましい。また、半導体デバイス１００は、パッシベーション膜１１と第２パッド電極９２との間に密着層１４ｂが介在しているのが好ましい。
密着層１４ａ及び１４ｂは、それぞれ、第１パッド電極８２及び第２パッド電極９２に比べてパッシベーション膜１１との密着性の良い層である。密着層１４ａ及び１４ｂの材料は、Ｔｉ、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ及びＴａＮの群から選択される１種であるのが好ましい。
以下では、半導体デバイス１００の製造方法の一例について詳述する。
（１）ウェハの準備
ウェハは、円板状の基板である。半導体デバイス１００における基板１がサファイア基板の場合、ウェハ（wafer）としては、サファイアウェハを採用することができる。ウェハは、オリエンテーションフラット（orientation flat）が形成されているのが好ましい。ウェハの厚みは、例えば、数１００μｍ〜数ｍｍであるのが好ましく、２００μｍ〜１ｍｍであるのがより好ましい。ウェハの直径は、例えば、５０．８ｍｍ〜１５０ｍｍであるのが好ましい。
ウェハは、例えば、日本電子工業振興協会（ＪＥＩＤＡ）や、ＳＥＭＩ（Semiconductor Equipment and Materials International）等の規格を満たすか準拠しているのが好ましい。サファイアウェハに関しては、例えば、ＳＥＭＩ Ｍ６５−０３０６で規格化されている化合物半導体エピタキシャルウェハに使用するサファイア基板の仕様を満たすか準じているのが好ましい。また、サファイアウェハは、第１面が、基板１の第１面１ａに対応する。サファイアウェハの第１面としては、例えば、ｃ面、ｍ面、ａ面、Ｒ面等を採用することができ、ｃ面である（０００１）面が好ましい。また、サファイアウェハの第１面は、（０００１）面からのオフ角が、０〜０．４°であるのが好ましい。
（２）ウェハの第１面上に窒化物半導体層２０を積層する工程
この工程では、窒化物半導体層２０をエピタキシャル成長法により形成する。
この工程では、窒化物半導体層２０のエピタキシャル成長法として、ＭＯＶＰＥ法を採用している。この工程では、ＭＯＶＰＥ法として、減圧ＭＯＶＰＥ法を採用するのが好ましい。
Ａｌの原料ガスとしては、トリメチルアルミニウム（ＴＭＡｌ）を採用するのが好ましい。また、Ｇａの原料ガスとしては、トリメチルガリウム（ＴＭＧａ）を採用するのが好ましい。Ｎの原料ガスとしては、ＮＨ3を採用するのが好ましい。ｎ型導電性を付与する不純物であるＳｉの原料ガスとしては、テトラエチルシラン（ＴＥＳｉ）を採用するのが好ましい。ｐ型導電性に寄与する不純物であるＭｇの原料ガスとしては、ビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）を採用するのが好ましい。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガスを採用することが好ましい。
各原料ガスは、特に限定するものではなく、例えば、Ｇａの原料ガスとしてトリエチルガリウム（ＴＥＧａ）、Ｎの原料ガスとしてヒドラジン誘導体、Ｓｉの原料ガスとしてモノシラン（ＳｉＨ4）を用いてもよい。
窒化物半導体層２０の成長条件は、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。
窒化物半導体層２０のエピタキシャル成長法は、ＭＯＶＰＥ法に限らず、例えば、ＭＢＥ法、ＨＶＰＥ法等でもよい。
（３）ｐ型不純物を活性化するためのアニールを行う工程
この工程は、アニール装置のアニール炉内において所定のアニール温度で所定のアニール時間だけ保持することにより、ｐ型窒化物半導体層５のｐ型不純物を活性化する工程である。より詳細には、電子ブロック層５１、ｐ型ＡｌＧａＮ層５２及びｐ型コンタクト層５３のｐ型不純物を活性化する工程である。アニール条件は、アニール温度を６００〜８００℃、アニール時間を１０〜５０分に設定してあるが、これらの値は一例であり、特に限定するものではない。アニール装置としては、例えば、ランプアニール装置（lamp annealing apparatus）、電気炉アニール装置等を採用することができる。
（４）メサ構造２２を形成する工程
この工程では、窒化物半導体層２０のうちメサ構造２２の上面２２ａ（窒化物半導体層２０の表面２０ａ）に対応する領域上に、フォトリソグラフィ技術を利用して、第１のレジスト層を形成する。そして、この工程では、第１のレジスト層をマスクとして、窒化物半導体層２０の一部を表面２０ａ側からｎ型窒化物半導体層３の途中までエッチングすることによって、メサ構造２２を形成する。更に、この工程では、第１のレジスト層を除去する。窒化物半導体層２０のエッチングは、例えば、ドライエッチング装置を用いて行うのが好ましい。ドライエッチング装置としては、例えば、誘導結合プラズマエッチング装置（inductively coupled plasma etching system）が好ましい。
（５）絶縁膜１０を形成する工程
この工程では、ウェハの第１面側の全面に、絶縁膜１０の基礎となるシリコン酸化膜を例えばＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により成膜する。そして、この工程では、ウェハの第１面側において、シリコン酸化膜に第１コンタクト孔１０ａ及び第２コンタクト孔１０ｂが開口されるように、シリコン酸化膜をパターニングすることで絶縁膜１０を形成する。なお、シリコン酸化膜の成膜方法は、ＰＥＣＶＤ法に限らず、例えば、他のＣＶＤ法等でもよい。シリコン酸化膜のパターニングは、フォトリソグラフィ技術及びエッチング技術を利用して行う。
（６）負電極９における第２コンタクト電極９１を形成する工程
この工程では、まず、ウェハの第１面側に、負電極９の形成予定領域のみ（つまり、ｎ型窒化物半導体層３の露出した表面３ａの一部）が露出するようにパターニングされた第２のレジスト層を形成する第１ステップを行う。そして、この工程では、ｎ型窒化物半導体層３の表面３ａ上に、表面３ａに近い側から順にＡｌ膜とＮｉ膜とＡｌ膜とＮｉ膜とＡｕ膜とが積層された多層膜を蒸着法により成膜する第２ステップを行う。蒸着法は、電子ビーム蒸着法が好ましい。積層膜の成膜方法は、蒸着法に限らず、例えば、スパッタ法等でもよい。そして、この工程では、リフトオフ（lift off）を行うことにより、第２のレジスト層及び第２のレジスト層上の不要膜を除去する第３ステップを行う。更に、この工程では、アニール処理を行い、徐冷を行うことにより第２コンタクト電極９１を形成する第４ステップを行う。アニール処理は、Ｎ2ガス雰囲気中でのＲＴＡ（Rapid Thermal Annealing）が好ましい。
ＲＴＡ処理の条件は、例えば、アニール温度を６５０℃、アニール時間を１分とすればよい。アニール温度は、ＡｌＮｉの共晶点（６４０℃）以上の温度が好ましく、７００℃以下の温度が好ましい。アニール温度は、ｎ型窒化物半導体層３のＡｌの組成比に基づいて適宜変更してもよい。アニール時間は、例えば、３０秒〜３分程度の範囲で設定するのが好ましい。共晶点とは、液状の共晶混合物が同じ組成の固相を作りだすときの凝固する温度を意味する。
徐冷を行うとは、徐々に冷却することを意味する。徐冷を行うときの冷却速度は、例えば、３０℃／ｍｉｎとすればよい。冷却速度は、３０℃／ｍｉｎに限らず、例えば、２０〜６０℃／ｍｉｎの範囲で適宜設定するのが好ましい。
この工程では、赤外線アニール装置によりアニール処理を行うのが好ましい。赤外線アニール装置としては、加熱源である赤外線ランプと、ワーク（work）を入れる石英製の炉と、炉内の圧力を調整する圧力調整装置である真空ポンプと、を備えている。赤外線アニール装置は、赤外線ランプ（infrared lamp）としてハロゲンランプ（halogen lamp）を用いたハロゲンランプアニール装置が好ましい。ここで、ワークは、ウェハにメサ構造２２を有する窒化物半導体層２０が形成され、ｎ型窒化物半導体層３の露出した表面３ａに多層膜が形成されたウェハ状の構造物である。ハロゲンランプアニール装置では、徐冷を行うとき、炉内に流すＮ2ガスの流量を調整することにより冷却速度を変えることができる。
本願発明者らは、この工程でのアニール処理及び徐冷を行うことで、第２コンタクト電極９１が形成される推定メカニズムについて次のように考えた。なお、半導体デバイス１００の製造方法は、仮に推定メカニズムが別であってもよい。
この工程では、アニール処理することで多層膜が溶融し、徐冷を行うときに、まずＮｉ初晶９ａが析出し、その後、ＡｌＮｉの共晶組織が凝固する（ＡｌＮｉ共晶９ｂが形成される）。これにより、この工程では、ＮｉとＡｌとを主成分とする凝固組織により構成される第２コンタクト電極９１を形成することができる。より詳細には、この工程では、複数のＮｉ初晶９ａとＡｌＮｉ共晶９ｂとを含む凝固組織により構成される第２コンタクト電極９１を形成することが可能となる。ここで、Ｎｉ初晶９ａは、不純物としてＡｕを含んでいる。より詳細には、Ｎｉ初晶９ａは、微量（ｐｐｍレベル）のＡｕを不純物として含んでいるが、９９％以上がＮｉである。Ｎｉ初晶９ａは、等方向に成長しない（言い換えれば、方向によって成長速度が異なる）ので、樹枝状に成長する。また、ＡｌＮｉ共晶９ｂは、不純物としてＡｕを含んでいる。第２コンタクト電極９１は、アニール処理のときにｎ型窒化物半導体層３から解離したＮがＮｉに固溶することで、不純物準位を形成するので、トンネル効果によりｎ型窒化物半導体層３との接触抵抗を低減することが可能になると推考される。言い換えれば、第２コンタクト電極９１がｎ型窒化物半導体層３から一部の窒素を引き抜き抜くことで、ｎ型窒化物半導体層３と第２コンタクト電極９１とのオーミック接触を実現させることができるものと推考される。よって、Ｎｉ初晶９ａは、不純物としてＮを含んでいる。
アニール処理では、多層膜において、まずＡｌ膜が溶融し、その後、Ａｌ膜の間のＮｉ膜が溶融し、その後、Ａｌ膜とＡｕ膜との間のＮｉ膜が溶融し、その後、Ａｕ膜が溶融する、と推考される。よって、Ａｕ膜は、アニール処理前にＮｉが大気中の酸素により酸化するのを抑制したり、炉内の残留酸素によりＮｉが酸化するのを抑制する、保護膜としての機能を有する。これにより、半導体デバイス１００の製造方法では、Ｎｉの酸化による高融点化を防ぐことが可能となる。要するに、半導体デバイス１００の製造方法では、第２コンタクト電極９１を形成する工程におけるアニール温度の低温化を図ることが可能となる。
（７）正電極８における第１コンタクト電極８１を形成する工程
この工程では、ｐ型窒化物半導体層５の表面５ａ上に第１コンタクト電極８１を形成する。
より詳細には、この工程では、まず、ウェハの第１面側における正電極８の形成予定領域のみ（ここでは、ｐ型コンタクト層５３の表面５３ａの一部）が露出するようにパターニングされた第３のレジスト層を形成する。そして、この工程では、例えば厚さが３０ｎｍのＮｉ膜と厚さが２００ｎｍのＡｕ膜との積層膜を電子ビーム蒸着法により成膜し、リフトオフを行うことにより、第３のレジスト層及び第３のレジスト層上の不要膜を除去する。更に、この工程では、第１コンタクト電極８１とｐ型窒化物半導体層５との接触がオーミック接触となるように、Ｎ2ガス雰囲気中でＲＴＡ処理を行う。ＲＴＡ処理の条件は、例えば、アニール温度を５００℃、アニール時間を１５分とすればよい。
（８）正電極８及び負電極９を完成する工程
この工程では、フォトリソグラフィ技術および薄膜形成技術を利用して、下部バリアメタル層８５、９５と、Ａｌ層８３、９３と、上部バリアメタル層８４、９４と、第１パッド電極８２、第２パッド電極９２と、を形成する。薄膜形成技術としては、例えば、蒸着法等を採用することができる。蒸着法は、電子ビーム蒸着法が好ましい。
Ａｌ層８３は、平面視で第１コンタクト孔１０ａを包含する大きさに形成する。「平面視で第１コンタクト孔１０ａを包含する」とは、Ａｌ層８３の、ｐ型窒化物半導体層５の厚さ方向に投影方向が沿った垂直投影領域内に、第１コンタクト孔１０ａを包含することを意味する。また、Ａｌ層９３は、平面視で第２コンタクト孔１０ｂを包含する大きさに形成する。「平面視で第２コンタクト孔１０ｂを包含する」とは、Ａｌ層９３の、ＡｌＧａＮ層３１の厚さ方向に投影方向が沿った垂直投影領域内に、第２コンタクト孔１０ｂを包含することを意味する。
（９）パッシベーション膜１１を形成する工程
この工程では、ウェハの第１面側の全面に、パッシベーション膜１１の基礎となるシリコン窒化膜を例えばプラズマＣＶＤ法により成膜する。そして、この工程では、ウェハの第１面側において、シリコン窒化膜に第１開口部１２及び第２開口部１３が開口されるように、シリコン窒化膜をパターニングすることでパッシベーション膜１１を形成する。なお、シリコン窒化膜の成膜方法は、プラズマＣＶＤ法に限らず、例えば、他のＣＶＤ法等でもよい。シリコン酸化膜のパターニングは、フォトリソグラフィ技術及びエッチング技術を利用して行う。
（１０）割溝を形成する工程
この工程では、ウェハのパッシベーション膜１１の表面側からウェハの厚み方向の途中まで到達する割溝を形成する。この工程では、レーザ加工機を用いたアブレーション加工（ablation processing）により割溝を形成することが好ましい。アブレーション加工とは、アブレーションが起こるような照射条件でのレーザ加工を意味する。
（１１）ウェハを研磨する工程
この工程では、ウェハを第１面とは反対の第２面側から研磨することで、ウェハを基板１の所定の厚さに相当する厚さまで薄くする。ウェハの研磨にあたっては、研削工程、ラッピング（lapping）工程を順次行うのが好ましい。
半導体デバイス１００の製造方法では、この工程が終了することにより、半導体デバイス１００が複数形成されたウェハが完成する。要するに、半導体デバイス１００の製造方法では、上述の（１）〜（１１）の工程を順次行うことにより、半導体デバイス１００が複数形成されたウェハが完成する。
（１２）半導体デバイス１００が複数形成されたウェハから個々の半導体デバイス１００に分割する工程
この工程は、ダイシング工程であり、半導体デバイス１００が複数形成されたウェハをダイシングソー（dicing saw）等によって裁断することで、個々の半導体デバイス１００に分割する。
以上説明した本実施形態の半導体デバイス１００の製造方法では、耐湿性の向上を図ることが可能な半導体デバイス１００を比較的簡単に製造することが可能となる。また、本実施形態の半導体デバイス１００の製造方法では、ｎ型窒化物半導体層３と負電極９との接触抵抗の低減を図ることが可能な半導体デバイス１００を比較的簡単に製造することが可能となる。以下では、接触抵抗の低減について説明してから、耐湿性について説明する。
半導体デバイス１００の製造方法では、エッチングによりメサ構造２２を形成した場合、ｎ型窒化物半導体層３の表面３ａが、荒れている。すなわち、ｎ型窒化物半導体層３の表面３ａは、ランダムな凹凸構造を有している。このため、多層膜を蒸着等により形成しただけでは、多層膜とｎ型窒化物半導体層３の表面３ａとの物理的な接触に関して、十分な接触が得られないことが考えられる。このため、第２コンタクト電極９１の元になる多層膜を溶融しない温度でアニールした場合には、第２コンタクト電極９１とｎ型窒化物半導体層３との接触抵抗の低減を図ることが難しいと推考される。しかし、本実施形態の半導体デバイス１００の製造方法では、多層膜を一度溶融させてからＮｉ初晶９ａを析出させＡｌＮｉ共晶を凝固させているので、第２コンタクト電極９１とｎ型窒化物半導体層３の表面３ａとを隙間なく接触させることが可能となる。これにより、本実施形態の半導体デバイス１００の製造方法では、Ｎｉがｎ型窒化物半導体層３内のＮと反応しやすくなるので、接触抵抗の低減を図ることが可能となる。
また、Ｎｉは、Ｔｉに比べて仕事関数が高いので、ｎ型窒化物半導体層３に接しただけではＡｌよりも抵抗が高くなる。しかしながら、本実施形態の半導体デバイス１００の製造方法では、多層膜を溶融させることにより、Ｎｉがｎ型窒化物半導体層３内のＮと反応し、Ｎを固溶するので、接触抵抗を低減することが可能となる。
また、ＡｌＮｉ共晶は、ＡｌＴｉ共晶よりも共晶点が約２０℃低く、Ａｌの組成比が共晶組成におけるＡｌの組成比からずれたときの融点の変化量が少ない。よって、本実施形態の半導体デバイス１００の製造方法では、ロット（lot）ごとに半導体デバイス１００の負電極９の電気的特性がばらつくのを抑制することが可能となり、低コスト化を図ることが可能となる。
更に、半導体デバイス１００の製造方法では、複数のＮｉ初晶９ａが、下記の条件を満たすＮｉ初晶９ａａ（図３参照）を含んだ構成の第２コンタクト電極９１を実現することが可能となる。
条件：第２コンタクト電極９１の厚さ方向の全長に亘って形成され、第２コンタクト電極９１の一面内方向においてｎ型窒化物半導体層３に接する連続領域の幅Ｗ１（図３参照）が、第２コンタクト電極９１の厚さＨ１（図３参照）よりも大きい。
ｎ型窒化物半導体層３の表面３ａに第２コンタクト電極９１を形成するにあたっては、ｎ型窒化物半導体層３の表面３ａ上に、Ａｌ膜とＮｉ膜とが交互に積層され一番上のＮｉ膜上にＡｕ膜が積層された多層膜を形成する。その後、半導体デバイス１００の製造方法では、６４０℃以上７００℃以下のアニール温度でのアニール処理により多層膜を溶融させ、徐冷を行うことで第２コンタクト電極９１を形成する。これにより、半導体デバイス１００の製造方法では、ＮｉとＡｌとを主成分とする凝固組織により構成されている第２コンタクト電極９１を形成することが可能となる。よって、半導体デバイス１００の製造方法では、ｎ型窒化物半導体層３と負電極９との接触抵抗の低減を図ることが可能な半導体デバイス１００を製造することが可能となる。多層膜におけるＡｌ膜とＮｉ膜との積層構造の繰り返し数は、２以上であれば任意である。
半導体デバイス１００の製造方法では、徐冷を行うときの冷却速度を、２０〜６０℃／ｍｉｎとするのが好ましい。これにより、半導体デバイス１００の製造方法では、ｎ型窒化物半導体層３の表面３ａに接する複数のＮｉ初晶９ａとＡｌＮｉ共晶９ｂとが混在する凝固組織を形成することが可能となる。半導体デバイス１００の製造方法では、冷却速度を２０℃／ｍｉｎよりも遅くすると、各Ｎｉ初晶９ａのサイズが小さくなり、各Ｎｉ初晶９ａとｎ型窒化物半導体層３の表面３ａとの接触面積が減少してしまう。よって、半導体デバイス１００の製造方法では、接触抵抗を低減する観点から、徐冷を行うときの冷却速度を２０℃／ｍｉｎ以上とするのが好ましい。半導体デバイス１００の製造方法では、冷却速度を６０℃／ｍｉｎよりも速くすると、複数のＮｉ初晶９ａとＡｌＮｉ共晶９ｂとが混在する凝固組織が形成されにくくなってアモルファス化する傾向がある。よって、半導体デバイス１００の製造方法では、接触抵抗を低減する観点から、徐冷を行うときの冷却速度を２０℃／ｍｉｎ以上６０℃／ｍｉｎ以下とするのが好ましい。
以上説明した本実施形態の半導体デバイス１００における第２コンタクト電極９１は、上述のようにＮｉとＡｌとを主成分とする凝固組織により構成されている。これにより、半導体デバイス１００は、ｎ型窒化物半導体層３と負電極９との接触抵抗の低減を図ることが可能となる。接触抵抗は、例えば、ＴＬＭ法（Transfer length method）により測定することができる。ＴＬＭ法による接触抵抗の測定は、例えば、半導体パラメータアナライザ（ヒューレット・パッカード社のＨＰ４１５５Ａ）を用いて、評価用サンプルに対して行うことができる。評価用サンプルは、ｎ型窒化物半導体層３の表面３ａ上に第２コンタクト電極９１と同じ仕様の評価用電極を複数設けたサンプルである。同じ仕様とは、材料、厚さが同じであることを意味する。
ところで、文献２［国際公開番号ＷＯ２０１２／０３９４４２］には、ｎ型ＡｌxＧａ1-xＮ層上に形成したｎ電極（Ｔｉ／Ａｌ／Ｔｉ／Ａｕ）とｎ型ＡｌxＧａ1-xＮ層との接触抵抗と熱処理温度の関係を、測定した結果が示されている。文献２には、この関係を、ｎ型ＡｌxＧａ1-xＮ層のＡｌＮモル分率ｘが、０、０．２５、０．４及び０．６の４通りについて測定した結果が示されている。文献２には、発光波長が短くなると、つまり、ＡｌＮモル分率ｘが大きくなると、更に高温での熱処理が必要となる旨が記載されている。文献２では、ＡｌＮモル分率ｘが、０．６の場合、熱処理温度が９５０℃程度のときに接触抵抗が最低値となり、接触抵抗の最低値が、１×１０-2Ω・ｃｍ2程度である。
これに対し、半導体デバイス１００は、Ａｌの組成比がより高いｎ型Ａｌ0.7Ｇａ0.3Ｎ層により構成されたｎ型窒化物半導体層３と負電極９との接触抵抗を、５×１０-3Ωｃｍ2程度とすることができる。なお、半導体デバイス１００は、Ａｌの組成比が高くなるにつれて接触抵抗が高くなる傾向にある。
ところで、本願発明者らは、耐湿性の向上を図ることが可能な半導体デバイス１００を開発する研究段階で、第１例の半導体デバイス、第２例の半導体デバイスを作製して耐湿性の評価を行った。第１例の半導体デバイスは、半導体デバイス１００と略同じで、第１コンタクト電極８１上に第１パッド電極８２を直接形成しかつ第２コンタクト電極９１上に第２パッド電極９２を直接形成した紫外線発光ダイオードである。第２例の半導体デバイスは、半導体デバイス１００と略同じで、第１コンタクト電極８１と第１パッド電極８２との間にＴｉ層のみを介在させ、かつ、第２コンタクト電極９１と第２パッド電極９２との間にＴｉ層のみを介在させた紫外線発光ダイオードである。
本願発明者らは、まず、第１例の半導体デバイスの耐湿性を評価するために、高温高湿通電試験を行い、電気的特性の評価、光学顕微鏡、ＳＥＭ（scanning electron microscope）による外観検査等を行った。高温高湿通電試験では、温度を６０℃、相対湿度を８０ＲＨ％、通電電流を２０ｍＡ、連続通電時間を２０００時間とした。そして、本願発明者らは、第１例の半導体デバイスにおいては、耐湿性の更なる向上が必要であるという知見を得た。より詳細には、本願発明者らは、高温高湿通電試験の途中で第１例の半導体デバイスに、不具合が発生してしまうことがあるという知見を得た。不具合は、オープン不良、ＡｌＧａＮ層３１における負電極９直下の領域の腐食、第２パッド電極９２の端部の破損、パッシベーション膜１１における第２パッド電極９２の端部の破損箇所上の部位の破損、等である。ＡｌＧａＮ層３１おける負電極９直下の領域の腐食とは、ＡｌＧａＮ層３１おける第２コンタクト電極９１直下の領域の酸化を意味し、Ａｌ2Ｏ3が形成されることを意味する。また、本願発明者らは、第１例の半導体デバイスでは、上述の不具合が発生した場合でも、ｐ型ＧａＮ層からなるｐ型コンタクト層５３の腐食や第１パッド電極８２の端部の破損は発生しないという知見を得た。
本願発明者らは、第１例の半導体デバイスにおいて上述の不具合が発生するメカニズムについて下記の推定メカニズムを考えた。
第１例の半導体デバイスでは、パッシベーション膜１１におけるピンホール（pinhole）、クラック等の欠陥から浸入した水分が、パッド電極９２を構成するＡｕ層の結晶粒界や、ピンホール、クラック等の欠陥を通してＡｌＧａＮ層３１の表面３１ａへ到達する。このとき、第１例の半導体デバイスでは、電流が流れてＡｌＧａＮ層３１中に正孔（ｈ+）が生成されていれば、ＡｌＧａＮ層３１中のＡｌＮに起因してＡｌＧａＮ層３１の表面３１ａ付近で下記の電気化学反応が起こる。
２ＡｌＮ＋６ｈ+→２Ａｌ3+＋Ｎ2
２Ａｌ3+＋６ＯＨ-→Ａｌ2Ｏ3＋３Ｈ2Ｏ
要するに、第１例の半導体デバイスでは、ＡｌＧａＮ層３１の表面３１ａ付近でＮ2が発生し、また、酸化反応によりＡｌ2Ｏ3が形成され電気絶縁化及び体積膨張が生じる。これにより、第１例の半導体デバイスでは、ＡｌＧａＮ層３１における負電極９直下の領域の腐食、第２パッド電極９２の端部の破損、パッシベーション膜１１における第２パッド電極９２の端部の破損個所上の部位の破損、等が生じる。また、第１例の半導体デバイスでは、Ａｌ2Ｏ3が形成されると、ＡｌＧａＮ層３１における電流経路が変化するので、電気絶縁化される領域が広がり、ＡｌＧａＮ層３１における負電極９直下の領域が電気絶縁化して電流が流れなくなるオープン不良が発生する。
次に、本願発明者らは、第２例の半導体デバイスと実施形態の半導体デバイス１００の耐湿性を評価するために、高温高湿通電試験を行い、電気的特性の評価、光学顕微鏡、ＳＥＭによる外観検査等を行った。そして、本願発明者らは、第１例の半導体デバイス及び第２例の半導体デバイスにおいては、耐湿性の更なる向上が必要であるのに対して、実施形態の半導体デバイス１００では、第１例の半導体デバイス及び第２例の半導体デバイスに比べて耐湿性を向上できるという知見を得た。より詳細には、第１例の半導体デバイス及び第２例の半導体デバイスでは、高温高湿通電試験の途中で上述の不具合が発生したのに対して、実施形態の半導体デバイス１００では、高温高湿通電試験を行っても上述の不具合が発生しなかった。
以上説明した本実施形態の半導体デバイス１００は、上述のように、ＡｌＧａＮ層３１と、電極９０と、絶縁膜１０と、パッシベーション膜１１と、を備える。電極９０は、ＡｌＧａＮ層３１の表面３１ａ上に形成されたコンタクト電極９１と、コンタクト電極９１の表面側に形成されたパッド電極９２と、を備える。絶縁膜１０は、コンタクト電極９１におけるＡｌＧａＮ層３１との接触領域を囲むようにＡｌＧａＮ層３１の表面３１ａ上に形成されている。パッシベーション膜１１は、絶縁膜１０とパッド電極９２の端部とを覆うように形成され、かつ、パッド電極９２の中央部を露出させる開口部１３が形成されている。電極９０は、平面視において、パッド電極９２がコンタクト電極９１と絶縁膜１０とに跨って形成されている。電極９０は、パッド電極９２よりも下に、平面視で開口部１３を包含するＡｌ層９３を備える。したがって、半導体デバイス１００は、耐湿性の向上を図ることが可能となる。
また、半導体デバイス１００は、Ａｌ層９３を備えていることにより、第２パッド電極９２にバンプやワイヤを接合するときの衝撃をＡｌ層９３により緩和することが可能となり、第２パッド電極９２にクラックが発生するのを抑制することが可能となる。
半導体デバイス１００は、ＡｌＧａＮ層３１を少なくとも有するｎ型窒化物半導体層３と、ｎ型窒化物半導体層３上に形成され紫外線の波長域に発光波長を有する光を放射する発光層４と、発光層４上に形成されたｐ型窒化物半導体層５と、を備えるのが好ましい一形態である。これにより、半導体デバイス１００は、紫外線発光素子の発光波長の短波長化を図りながらも、耐湿性を向上させることが可能となる。ＡｌＧａＮ層３１は、ＡｌxＧａ1-xＮ（０．４＜ｘ＜１）層であるのが好ましい。これにより、半導体デバイス１００は、紫外線発光素子の発光波長をＵＶ−Ｃの波長域に設定することが可能となる。
半導体デバイス１００における電極９０は、パッド電極９２が、Ａｕ層により構成されており、パッド電極９２とＡｌ層９３との間に介在する上部バリアメタル層９４を備えるのが好ましい。これにより、半導体デバイス１００は、パッド電極９２とＡｌ層９３の間で拡散が起こるのを抑制することが可能となり、信頼性の向上を図ることが可能となる。
この半導体デバイス１００において、上部バリアメタル層９４の材料は、Ｔｉ、Ｔａ及びＮｉの群から選択される１種であるのが好ましい。これにより、半導体デバイス１００は、上部バリアメタル層９４とパッド電極９２及びＡｌ層９３それぞれとの密着性を向上させることが可能となる。
半導体デバイス１００における電極９０は、Ａｌ層９３とコンタクト電極９１との間に介在する下部バリアメタル層９５を備えるのが好ましい一態様である。これにより、半導体デバイス１００は、正電極８における第１コンタクト電極８１以外の部分と負電極９における第２コンタクト電極９１以外の部分とを同時に形成することが可能となる。また、半導体デバイス１００は、コンタクト電極９１の材料等によってはＡｌ層９３とコンタクト電極９１と間で拡散が起こるのを抑制することが可能となり、信頼性の向上を図ることが可能となる。
この半導体デバイス１００において、下部バリアメタル層９５の材料は、Ｔｉ、Ｔａ及びＮｉの群から選択される１種であるのが好ましい。これにより、半導体デバイス１００は、下部バリアメタル層９５とＡｌ層９３及びコンタクト電極９１それぞれとの密着性を向上させることが可能となる。
上述の半導体デバイス１００は、パッシベーション膜１１とパッド電極９２の端部との間に介在する密着層１４ｂ、を更に備えるのが好ましい。密着層１４ｂは、パッド電極９２に比べてパッシベーション膜１１との密着性の良い層である。これにより、半導体デバイス１００は、耐湿性の更なる向上を図ることが可能となる。
この半導体デバイス１００においては、絶縁膜１０が、シリコン酸化膜であり、パッシベーション膜１１が、シリコン窒化膜であり、密着層１４ｂの材料が、Ｔｉ、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ及びＴａＮの群から選択される１種であるのが好ましい。これにより、半導体デバイス１００は、パッシベーション膜がシリコン酸化膜である場合に比べて、耐湿性の向上を図ることが可能となる。
また、紫外線発光素子を構成する半導体デバイス１００における正電極８は、第１パッド電極８２よりも下に、平面視で第１開口部１２を包含するＡｌ層８３を備えているのが好ましい。これにより、半導体デバイス１００は、例えば、ｐ型コンタクト層５３をＡｌＧａＮ層により構成した場合でも、耐湿性を向上させることが可能となる。
また、正電極８は、第１パッド電極８２が、Ａｕ層により構成されている。正電極８は、第１パッド電極８２とＡｌ層８３との間に介在する上部バリアメタル層８４を備えるのが好ましい一態様である。これにより、半導体デバイス１００は、正電極８の上部バリアメタル層８４と負電極９の上部バリアメタル層９４とを同時に形成することが可能となる。上部バリアメタル層８４の材料は、Ｔｉ、Ｔａ及びＮｉの群から選択される１種であるのが好ましい。正電極８は、上部バリアメタル層８４を備えていない構成を採用することもできる。半導体デバイス１００は、例えば、光出力の更なる高出力を目的としてｐ型コンタクト層５３をｐ型ＡｌＧａＮ層により構成する場合、正電極８の構造を、負電極９の構造、つまり、電極９０の構造、と同じにするのが好ましい一態様である。
以上説明した本実施形態における紫外線発光素子は、基板１と、基板１の一面（第１面）１ａ側に形成され一面（第１面）１ａ側から順にｎ型窒化物半導体層３、発光層４及びｐ型窒化物半導体層５を有する窒化物半導体層２０と、を備える。また、紫外線発光素子は、ｐ型窒化物半導体層５の表面５ａ上に形成された正電極８と、ｎ型窒化物半導体層３のうち露出した表面３ａに形成された負電極９と、を備える。また、紫外線発光素子は、絶縁膜１０と、パッシベーション膜１１と、を備える。正電極８は、ｐ型窒化物半導体層５の表面５ａ上に形成された第１コンタクト電極８１と、第１コンタクト電極８１の表面側に形成された第１パッド電極８２と、を備える。負電極９は、ｎ型窒化物半導体層３におけるＡｌＧａＮ層３１の表面３１ａ上に形成された第２コンタクト電極９１と、第２コンタクト電極９１の表面側に形成された第２パッド電極９２と、を備える。絶縁膜１０は、ｐ型窒化物半導体層５の表面５ａ及びＡｌＧａＮ層３１の表面３１ａに形成されており、第１コンタクト電極８１を露出させる第１コンタクト孔１０ａ及び第２コンタクト電極９１を露出させる第２コンタクト孔１０ｂが形成されている。パッシベーション膜１１は、絶縁膜１０と第１パッド電極８２の端部と第２パッド電極９２の端部とを覆うように形成され、かつ、第１パッド電極８２の中央部を露出させる第１開口部１２及び第２パッド電極９２の中央部を露出させる第２開口部１３が形成されている。負電極９は、平面視において、第２パッド電極９２が第２コンタクト電極９１と絶縁膜１０とに跨って形成されている。負電極９は、第２パッド電極９２よりも下に、平面視で第２開口部１３を包含するＡｌ層９３を備える。これにより、紫外線発光素子は、耐湿性を向上させることが可能となる。
図６は、第１変形例の半導体デバイス１０１の概略断面図である。半導体デバイス１０１は、半導体デバイス１００と基本構成が同じであり、パッシベーション膜１１のパターンが相違するだけである。なお、半導体デバイス１０１に関し、半導体デバイス１００と同様の構成要素には同一の符号を付して説明を省略する。
半導体デバイス１０１におけるパッシベーション膜１１は、第２パッド電極９２の表面と第２パッド電極９２の側面と絶縁膜１０の表面における第２パッド電極９２の周辺部とを覆うように形成されている。したがって、半導体デバイス１０１においても、パッシベーション膜１１は、少なくとも第２パッド電極９２上に形成され、かつ、第２パッド電極９２の中央部を露出させる開口部１３が形成されている。
半導体デバイス１０１は、半導体デバイス１００と比べて、パッシベーション膜１１の剥離を、より抑制することが可能となり、耐湿性を更に向上させることが可能となる。
図７は、第２変形例の半導体デバイス１０２の概略断面図である。半導体デバイス１０２は、半導体デバイス１００と基本構成が同じであり、パッシベーション膜１１のパターンが相違するだけである。なお、半導体デバイス１０２に関し、半導体デバイス１００と同様の構成要素には同一の符号を付して説明を省略する。
半導体デバイス１０２におけるパッシベーション膜１１は、第２パッド電極９２の上のみに形成され、かつ、第２パッド電極９２の中央部を露出させる開口部１３が形成されている。
半導体デバイス１０２は、半導体デバイス１００及び１０１と比べて、パッシベーション膜１１の剥離を、より抑制することが可能となり、耐湿性を更に向上させることが可能となる。
半導体デバイスは、紫外線発光素子に限らず、例えば、ＧａＮ系のＨＥＭＴ（high electron mobility transistor）でもよい。ＧａＮ系のＨＥＭＴは、ＧａＮ層とＡｌＧａＮ層とで構成されるヘテロ接合を有し、ＡｌＧａＮ層の表面上に、ドレイン電極と、ソース電極と、ゲート絶縁膜と、が形成され、ゲート絶縁膜上にゲート電極が形成されている。本発明に係る別態様の半導体デバイスであるＨＥＭＴでは、上述の絶縁膜１０の一部によりゲート絶縁膜を構成することができ、上述の電極９０の構造をドレイン電極及びソース電極に適用することができる。
（本発明に係る態様）
上述の実施形態から明らかなように、本発明に係る第１の態様の半導体デバイス（１００、１０１、１０２）は、ＡｌＧａＮ層（３１）と、電極（９０）と、絶縁膜（１０）と、パッシベーション膜（１１）と、を備え、前記電極（９０）は、前記ＡｌＧａＮ層（３１）の表面（３１ａ）上に形成されたコンタクト電極（９１）と、前記コンタクト電極（９１）の表面側に形成されたパッド電極（９２）と、を備え、前記絶縁膜（１０）は、前記コンタクト電極（９１）における前記ＡｌＧａＮ層（３１）との接触領域を囲むように前記ＡｌＧａＮ層（３１）の前記表面（３１ａ）上に形成されており、前記パッシベーション膜（１１）は、少なくとも前記パッド電極（９２）上に形成され、かつ、前記パッド電極（９２）の中央部を露出させる開口部（１３）が形成されており、前記電極（９０）は、平面視において、前記パッド電極（９２）が前記コンタクト電極（９１）と前記絶縁膜（１０）とに跨って形成されており、前記電極（９０）は、前記パッド電極（９２）よりも下に、平面視で前記開口部（１３）を包含するＡｌ層（９３）を備える。
本発明に係る第２の態様の半導体デバイス（１００、１０１、１０２）は、第１の態様において、前記ＡｌＧａＮ層（３１）を少なくとも有するｎ型窒化物半導体層（３）と、前記ｎ型窒化物半導体層（３）上に形成され紫外線の波長域に発光波長を有する光を放射する発光層（４）と、前記発光層（４）上に形成されたｐ型窒化物半導体層（５）と、を備える。
本発明に係る第３の態様の半導体デバイス（１００、１０１、１０２）は、第２の態様において、前記ＡｌＧａＮ層（３１）は、ＡｌxＧａ1-xＮ（０．４＜ｘ＜１）層である。
本発明に係る第４の態様の半導体デバイス（１００、１０１、１０２）は、第１乃至３のいずれか１つの態様において、前記電極（９０）は、前記パッド電極（９２）が、Ａｕ層により構成されており、前記パッド電極（９２）と前記Ａｌ層（９３）との間に介在する上部バリアメタル層（９４）を備える。
本発明に係る第５の態様の半導体デバイス（１００、１０１、１０２）は、第４の態様において、前記上部バリアメタル層（９４）の材料は、Ｔｉ、Ｔａ及びＮｉの群から選択される１種である。
本発明に係る第６の態様の半導体デバイス（１００、１０１、１０２）は、第１乃至５のいずれか１つの態様において、前記電極（９０）は、前記Ａｌ層（９３）と前記コンタクト電極（９１）との間に介在する下部バリアメタル層（９５）を備える。
本発明に係る第７の態様の半導体デバイス（１００、１０１、１０２）は、第６の態様において、前記下部バリアメタル層（９５）の材料は、Ｔｉ、Ｔａ及びＮｉの群から選択される１種である。
本発明に係る第８の態様の半導体デバイス（１００、１０１、１０２）は、第１乃至７のいずれか１つの態様において、前記パッシベーション膜（１１）と前記パッド電極（９２）との間に介在する密着層（１４ｂ）、を更に備え、前記密着層（１４ｂ）は、前記パッド電極（９２）に比べて前記パッシベーション膜（１１）との密着性の良い層である。
本発明に係る第９の態様の半導体デバイス（１００、１０１、１０２）は、第８の態様において、前記絶縁膜（１０）は、シリコン酸化膜であり、前記パッシベーション膜（１１）は、シリコン窒化膜であり、前記密着層（１４ｂ）の材料は、Ｔｉ、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ及びＴａＮの群から選択される１種である。
本発明に係る第１０の態様の半導体デバイス（１０２）は、第１乃至９のいずれか１つの態様において、前記パッシベーション膜は、前記パッド電極の上のみにある。
本発明に係る第１１の態様の半導体デバイス（１００、１０１）は、第１乃至９のいずれか１つの態様において、前記パッシベーション膜（１１）は、前記絶縁膜（１０）と前記パッド電極（９２）とを覆っている。
本発明に係る第１２の態様の紫外線発光素子は、基板（１）と、前記基板（１）の一面（１ａ）側に形成され前記一面（１ａ）側から順にｎ型窒化物半導体層（３）、発光層（４）及びｐ型窒化物半導体層（５）を有する窒化物半導体層（２０）と、前記ｐ型窒化物半導体層（５）の表面（５ａ）上に形成された正電極（８）と、前記ｎ型窒化物半導体層（３）のうち露出した表面（３ａ）に形成された負電極（９）と、絶縁膜（１０）と、パッシベーション膜（１１）と、を備え、前記発光層（４）は、紫外線の波長域に発光波長を有する光を放射するように構成されており、前記正電極（８）は、前記ｐ型窒化物半導体層（５）の表面（５ａ）上に形成された第１コンタクト電極（８１）と、前記第１コンタクト電極（８１）の表面側に形成された第１パッド電極（８２）と、を備え、前記負電極（９）は、前記ｎ型窒化物半導体層（３）におけるＡｌＧａＮ層（３１）の表面（３１ａ）上に形成された第２コンタクト電極（９１）と、前記第２コンタクト電極（９１）の表面側に形成された第２パッド電極（９２）と、を備え、前記絶縁膜（１０）は、前記ｐ型窒化物半導体層（５）の表面（５ａ）上及び前記ＡｌＧａＮ層（３１）の表面（３１ａ）上に形成され、かつ、前記第１コンタクト電極（８１）を露出させる第１コンタクト孔（１０ａ）及び第２コンタクト電極（９１）を露出させる第２コンタクト孔（１０ｂ）が形成されており、前記パッシベーション膜（１１）は、少なくとも前記第２パッド電極（９２）上に形成され、かつ、前記第２パッド電極（９２）の中央部を露出させる開口部（１３）が形成されており、前記負電極（９）は、平面視において、前記第２パッド電極（９２）が第２コンタクト電極（９１）と前記絶縁膜（１０）とに跨って形成されており、前記負電極（９）は、前記第２パッド電極（９２）よりも下に、平面視で前記開口部（１３）を包含するＡｌ層（９３）を備える。
本発明に係る第１３の態様の紫外線発光素子は、第１２の態様において、前記パッシベーション膜（１１）は、前記第２パッド電極（９２）の上のみにある。
本発明に係る第１４の態様の紫外線発光素子は、第１２の態様において、前記パッシベーション膜（１１）は、前記絶縁膜（１０）と前記第２パッド電極（９２）とを覆っている。

Claims (14)

  1. ＡｌＧａＮ層と、電極と、絶縁膜と、パッシベーション膜と、を備え、
    前記電極は、前記ＡｌＧａＮ層の表面上に形成されたコンタクト電極と、前記コンタクト電極の表面側に形成されたパッド電極と、を備え、
    前記絶縁膜は、前記コンタクト電極における前記ＡｌＧａＮ層との接触領域を囲むように前記ＡｌＧａＮ層の前記表面上に形成されており、
    前記パッシベーション膜は、少なくとも前記パッド電極上に形成され、かつ、前記パッド電極の中央部を露出させる開口部が形成されており、
    前記電極は、平面視において、前記パッド電極が前記コンタクト電極と前記絶縁膜とに跨って形成されており、
    前記電極は、前記パッド電極よりも下に、平面視で前記開口部を包含するＡｌ層を備える、
    ことを特徴とする半導体デバイス。
  2. 前記ＡｌＧａＮ層を少なくとも有するｎ型窒化物半導体層と、前記ｎ型窒化物半導体層上に形成され紫外線の波長域に発光波長を有する光を放射する発光層と、前記発光層上に形成されたｐ型窒化物半導体層と、を備える、
    ことを特徴とする請求項１記載の半導体デバイス。
  3. 前記ＡｌＧａＮ層は、ＡｌxＧａ1-xＮ（０．４＜ｘ＜１）層である、
    ことを特徴とする請求項２記載の半導体デバイス。
  4. 前記電極は、前記パッド電極が、Ａｕ層により構成されており、前記パッド電極と前記Ａｌ層との間に介在する上部バリアメタル層を備える、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体デバイス。
  5. 前記上部バリアメタル層の材料は、Ｔｉ、Ｔａ及びＮｉの群から選択される１種である、
    ことを特徴とする請求項４記載の半導体デバイス。
  6. 前記電極は、前記Ａｌ層と前記コンタクト電極との間に介在する下部バリアメタル層を備える、
    ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体デバイス。
  7. 前記下部バリアメタル層の材料は、Ｔｉ、Ｔａ及びＮｉの群から選択される１種である、
    ことを特徴とする請求項６記載の半導体デバイス。
  8. 前記パッシベーション膜と前記パッド電極との間に介在する密着層、を更に備え、
    前記密着層は、前記パッド電極に比べて前記パッシベーション膜との密着性の良い層である、
    ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体デバイス。
  9. 前記絶縁膜は、シリコン酸化膜であり、
    前記パッシベーション膜は、シリコン窒化膜であり、
    前記密着層の材料は、Ｔｉ、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ及びＴａＮの群から選択される１種である、
    ことを特徴とする請求項８記載の半導体デバイス。
  10. 前記パッシベーション膜は、前記パッド電極の上のみにあることを特徴とする請求項１乃至９のいずれか一項に記載の半導体デバイス。
  11. 前記パッシベーション膜は、前記絶縁膜と前記パッド電極とを覆っていることを特徴とする請求項１乃至９のいずれか一項に記載の半導体デバイス。
  12. 基板と、前記基板の一面側に形成され前記一面側から順にｎ型窒化物半導体層、発光層及びｐ型窒化物半導体層を有する窒化物半導体層と、前記ｐ型窒化物半導体層の表面上に形成された正電極と、前記ｎ型窒化物半導体層のうち露出した表面に形成された負電極と、絶縁膜と、パッシベーション膜と、を備え、
    前記発光層は、紫外線の波長域に発光波長を有する光を放射するように構成されており、
    前記正電極は、前記ｐ型窒化物半導体層の表面上に形成された第１コンタクト電極と、前記第１コンタクト電極の表面側に形成された第１パッド電極と、を備え、
    前記負電極は、前記ｎ型窒化物半導体層におけるＡｌＧａＮ層の表面上に形成された第２コンタクト電極と、前記第２コンタクト電極の表面側に形成された第２パッド電極と、を備え、
    前記絶縁膜は、前記ｐ型窒化物半導体層の表面上及び前記ＡｌＧａＮ層の表面上に形成され、かつ、前記第１コンタクト電極を露出させる第１コンタクト孔及び第２コンタクト電極を露出させる第２コンタクト孔が形成されており、
    前記パッシベーション膜は、少なくとも前記第２パッド電極上に形成され、かつ、前記第２パッド電極の中央部を露出させる開口部が形成されており、
    前記負電極は、平面視において、前記第２パッド電極が第２コンタクト電極と前記絶縁膜とに跨って形成されており、
    前記負電極は、前記第２パッド電極よりも下に、平面視で前記開口部を包含するＡｌ層を備える、
    ことを特徴とする紫外線発光素子。
  13. 前記パッシベーション膜は、前記第２パッド電極の上のみにあることを特徴とする請求項１２記載の紫外線発光素子。
  14. 前記パッシベーション膜は、前記絶縁膜と前記第２パッド電極とを覆っていることを特徴とする請求項１２記載の紫外線発光素子。
JP2016555075A 2014-10-22 2015-10-15 半導体デバイス及び紫外線発光素子 Active JP6331204B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014215738 2014-10-22
JP2014215738 2014-10-22
PCT/JP2015/005210 WO2016063501A1 (ja) 2014-10-22 2015-10-15 半導体デバイス及び紫外線発光素子

Publications (2)

Publication Number Publication Date
JPWO2016063501A1 true JPWO2016063501A1 (ja) 2017-07-06
JP6331204B2 JP6331204B2 (ja) 2018-05-30

Family

ID=55760561

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016555075A Active JP6331204B2 (ja) 2014-10-22 2015-10-15 半導体デバイス及び紫外線発光素子

Country Status (2)

Country Link
JP (1) JP6331204B2 (ja)
WO (1) WO2016063501A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7178712B2 (ja) * 2016-09-10 2022-11-28 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子
KR102410809B1 (ko) * 2017-08-25 2022-06-20 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
JP7076092B2 (ja) * 2018-01-19 2022-05-27 旭化成株式会社 紫外線受光素子及び紫外線受光素子の製造方法
WO2024038686A1 (ja) * 2022-08-19 2024-02-22 ソニーセミコンダクタソリューションズ株式会社 発光装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124267A (ja) * 2006-11-13 2008-05-29 Toyoda Gosei Co Ltd 発光装置
JP2009049266A (ja) * 2007-08-22 2009-03-05 Toshiba Corp 半導体発光素子及び半導体発光装置
JP2010056322A (ja) * 2008-08-28 2010-03-11 Toshiba Corp 半導体発光素子及びその製造方法
JP2011204804A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 化合物半導体装置及びその製造方法
WO2013021464A1 (ja) * 2011-08-09 2013-02-14 創光科学株式会社 窒化物半導体紫外線発光素子
US20130087804A1 (en) * 2011-10-11 2013-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124267A (ja) * 2006-11-13 2008-05-29 Toyoda Gosei Co Ltd 発光装置
JP2009049266A (ja) * 2007-08-22 2009-03-05 Toshiba Corp 半導体発光素子及び半導体発光装置
JP2010056322A (ja) * 2008-08-28 2010-03-11 Toshiba Corp 半導体発光素子及びその製造方法
JP2011204804A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 化合物半導体装置及びその製造方法
WO2013021464A1 (ja) * 2011-08-09 2013-02-14 創光科学株式会社 窒化物半導体紫外線発光素子
US20130087804A1 (en) * 2011-10-11 2013-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same

Also Published As

Publication number Publication date
JP6331204B2 (ja) 2018-05-30
WO2016063501A1 (ja) 2016-04-28

Similar Documents

Publication Publication Date Title
WO2016163083A1 (ja) 窒化物半導体発光素子
US7858418B2 (en) Light emitting device and method of manufacturing the same
US8058639B2 (en) Nitride semiconductor element and method for production thereof
JP2010531058A (ja) 半導体発光素子及びその製造方法
JPWO2015151471A1 (ja) 紫外線発光素子及びそれを用いた電気機器
US9209358B2 (en) Semiconductor device and method of fabricating the same
JP6331204B2 (ja) 半導体デバイス及び紫外線発光素子
US7759219B2 (en) Method of manufacturing nitride semiconductor device
WO2016038856A1 (ja) 半導体発光素子、半導体発光素子の製造方法、及び負電極の形成方法
WO2007091651A1 (ja) 窒化物半導体素子
JP2014096460A (ja) 紫外半導体発光素子およびその製造方法
WO2014171439A1 (ja) はんだ付半導体デバイス、実装はんだ付半導体デバイス、ならびにはんだ付半導体デバイスの製造方法および実装方法
KR20130139107A (ko) 질화갈륨계 반도체 소자 및 그 제조방법
JP2007207869A (ja) 窒化物半導体発光素子
JP2008288532A (ja) 窒化物系半導体装置
US8143618B2 (en) ZnO based semiconductor device and its manufacture method
JP6323782B2 (ja) 半導体発光素子及び半導体発光素子の製造方法
JP2005183592A (ja) 半導体発光素子およびその製法
JPWO2011125290A1 (ja) 窒化物系半導体素子およびその製造方法
JP6362016B2 (ja) 半導体発光素子及びその製造方法
JP6327564B2 (ja) 半導体デバイス
US9331235B2 (en) Semiconductor device and method for manufacturing the same
US10971648B2 (en) Ultraviolet light-emitting element and light-emitting element package
JP5853779B2 (ja) 窒化物半導体素子
JP2005142545A (ja) 窒化ガリウム系化合物半導体発光素子、その正極、それを用いた発光ダイオード、およびそれを用いたランプ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180320

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180413

R151 Written notification of patent or utility model registration

Ref document number: 6331204

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151