JPWO2015072052A1 - Semiconductor device - Google Patents

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Abstract

トレンチゲート型の半導体装置において、電界緩和ウェルによるゲート絶縁膜の電界緩和とオン抵抗増大とのトレードオフ関係を改善する。基板（１）と、基板（１）上に設けられた第１導電型のドリフト層（２ａ）と、ドリフト層（２ａ）上に形成された第２導電型のベース領域（４）と、ベース領域（４）内に位置する第１導電型のソース領域（６）と、ベース領域（４）とソース領域（６）とを貫通するトレンチ（７）と、トレンチ（７）と離間して、ベース領域（４）より深い位置に形成された第２導電型の電界緩和ウェル（２５）と、トレンチ（７）の内壁に形成されたゲート絶縁膜（９）と、トレンチ（７）内にゲート絶縁膜（９）を介して埋め込まれたゲート電極（１０）と、を備え、電界緩和ウェル（２５）は、横方向の幅が底部から上部に向かって拡がる形状であることを特徴とする。In the trench gate type semiconductor device, the trade-off relationship between the electric field relaxation of the gate insulating film by the electric field relaxation well and the increase in the on-resistance is improved. A substrate (1), a first conductivity type drift layer (2a) provided on the substrate (1), a second conductivity type base region (4) formed on the drift layer (2a), and a base A first conductivity type source region (6) located in the region (4), a trench (7) passing through the base region (4) and the source region (6), and a trench (7), A second conductivity type field relaxation well (25) formed deeper than the base region (4), a gate insulating film (9) formed on the inner wall of the trench (7), and a gate in the trench (7) And the gate electrode (10) embedded through the insulating film (9), and the electric field relaxation well (25) is characterized in that the width in the lateral direction expands from the bottom toward the top.

Description

この発明は、トレンチゲート型の半導体装置に関するものである。   The present invention relates to a trench gate type semiconductor device.

パワーエレクトロニクス機器のモータ等の負荷への電力供給を制御するスイッチング素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体装置が広く使用されている。絶縁ゲート型半導体装置の一つに、ゲート電極がトレンチ（溝部）内部にゲート絶縁膜を介して埋め込まれて形成されたトレンチゲート型の半導体装置がある。   Insulated gate semiconductor devices such as MOSFETs (Metal-Oxide-Semiconductor Field Transistors) and IGBTs (Insulated Gate Bipolar Transistors) are widely used as switching elements for controlling power supply to loads such as motors in power electronics equipment. Yes. As one of the insulated gate semiconductor devices, there is a trench gate type semiconductor device in which a gate electrode is formed in a trench (groove portion) through a gate insulating film.

トレンチゲート型の半導体装置では、オフ時に高電圧が印加された際に、トレンチ底部のゲート絶縁膜に高電界が印加され、当該箇所でゲート絶縁膜が絶縁破壊を起こしやすい。そのため、トレンチと離間して電界緩和ウェルを設け、当該電界緩和ウェルからトレンチ底部へ向けて空乏層を伸ばすことによって、トレンチ底部のゲート絶縁膜に印加される電界を緩和する方法が提案されている（例えば、特許文献１及び２参照）。   In a trench gate type semiconductor device, when a high voltage is applied at the time of off, a high electric field is applied to the gate insulating film at the bottom of the trench, and the gate insulating film is liable to cause dielectric breakdown at the location. Therefore, a method has been proposed in which an electric field relaxation well is provided apart from the trench, and the electric field applied to the gate insulating film at the bottom of the trench is relaxed by extending a depletion layer from the electric field relaxation well toward the bottom of the trench. (For example, refer to Patent Documents 1 and 2).

特開２００９−１１７５９３号公報JP 2009-117593 A 特開２０１２−１７８５３６号公報JP 2012-178536 A

従来の電界緩和ウェルは、上面から底部へ向かう深さ方向である縦方向に対して、横方向の幅が一定になるように形成されている。つまり、従来の電界緩和ウェルは底部から上部に向かって横方向の幅が一定となる形状で形成されている。ここで、半導体装置がオフ状態のときにトレンチ底部のゲート絶縁膜に印加される電界を緩和するためには、電界緩和ウェルとトレンチとの横方向の距離は近いことが望ましい。   The conventional electric field relaxation well is formed so that the width in the horizontal direction is constant with respect to the vertical direction, which is the depth direction from the top surface to the bottom. That is, the conventional electric field relaxation well is formed in a shape having a constant lateral width from the bottom to the top. Here, in order to relax the electric field applied to the gate insulating film at the bottom of the trench when the semiconductor device is in the off state, it is desirable that the lateral distance between the field relaxation well and the trench is short.

一方、半導体装置がオン状態のときにはオン電流は横方向に拡散しながら縦方向に流れる。オン電流が横方向に拡散しない場合に比べて、オン電流が拡散しながら流れることによってオン電流の経路が広がる分、オン抵抗が低減される。しかしながら、深さ方向に向けて幅が一定である従来の電界緩和ウェルをトレンチに近付けると、半導体装置がオン状態のときに、本来オン電流の経路となる領域に電界緩和ウェルからの空乏層が伸びてしまい、当該空乏層によってオン電流の経路が狭められてオン抵抗が増大してしまう、という問題があった。つまり、電界緩和ウェルによるゲート絶縁膜の電界緩和とオン抵抗増大とは、トレードオフの関係にあった。   On the other hand, when the semiconductor device is on, the on-current flows in the vertical direction while diffusing in the horizontal direction. Compared with the case where the on-current is not diffused in the lateral direction, the on-current is spread while the on-current flows while the on-current is spread, so that the on-resistance is reduced. However, when a conventional electric field relaxation well having a constant width in the depth direction is brought close to the trench, when the semiconductor device is in an on state, a depletion layer from the electric field relaxation well is originally formed in a region that is an on-current path. There is a problem that the on-resistance path is increased by the depletion layer being narrowed and the on-resistance is increased. In other words, there was a trade-off between the electric field relaxation of the gate insulating film by the electric field relaxation well and the increase in the on-resistance.

この発明は、上述のような問題を解決するためになされたもので、電界緩和ウェルによるゲート絶縁膜の電界緩和とオン抵抗増大とのトレードオフ関係を改善できる半導体装置を提供することを目的とする。   An object of the present invention is to provide a semiconductor device capable of improving the trade-off relationship between electric field relaxation of a gate insulating film by an electric field relaxation well and increased on-resistance. To do.

この発明に係る半導体装置は、基板と、基板上に設けられた第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース領域と、ベース領域内に位置する第１導電型のソース領域と、ベース領域とソース領域とを貫通するトレンチと、前記トレンチと離間して、ベース領域より深い位置に形成された第２導電型の電界緩和ウェルと、トレンチの内壁に形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、を備え、電界緩和ウェルは、横方向の幅が底部から上部に向かって拡がる形状であることを特徴とする。   The semiconductor device according to the present invention includes a substrate, a first conductivity type drift layer provided on the substrate, a second conductivity type base region formed on the drift layer, and a first region located in the base region. A conductive type source region, a trench penetrating the base region and the source region, a second conductive type field relaxation well formed at a position deeper than the base region and spaced from the trench, and formed on the inner wall of the trench And the gate electrode embedded in the trench through the gate insulating film, wherein the electric field relaxation well has a shape in which the lateral width expands from the bottom to the top. To do.

この発明に係る半導体装置によれば、トレンチと離間して、ベース領域より深い位置に形成された第２導電型の電界緩和ウェルを備え、電界緩和ウェルは、横方向の幅が底部から上部に向かって拡がる形状であるので、電界緩和ウェルとトレンチとの横方向の距離が近い場合でも、電界緩和ウェルの形状に沿ってオン電流が横方向に拡散しやすくなるため、電界緩和ウェルによるゲート絶縁膜の電界緩和とオン抵抗増大とのトレードオフ関係を改善することが可能となる。   The semiconductor device according to the present invention includes the second conductivity type electric field relaxation well formed at a position deeper than the base region and spaced from the trench, and the electric field relaxation well has a lateral width from the bottom portion to the upper portion. Since the on-current easily spreads laterally along the shape of the electric field relaxation well even when the lateral distance between the electric field relaxation well and the trench is short, the gate insulation by the electric field relaxation well is It is possible to improve the trade-off relationship between the electric field relaxation of the film and the increase in on-resistance.

この発明の実施の形態１に係る半導体装置を示す上面図である。1 is a top view showing a semiconductor device according to a first embodiment of the present invention. この発明の実施の形態１に係る半導体装置を示す断面図である。1 is a cross-sectional view showing a semiconductor device according to Embodiment 1 of the present invention. この発明の実施の形態１に係る半導体装置の製造方法において、掘り込み部形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to a digging part formation. この発明の実施の形態１に係る半導体装置において、掘り込み部付近を示す断面ＳＥＭ像である。In the semiconductor device concerning Embodiment 1 of this invention, it is a cross-sectional SEM image which shows a dug part vicinity. この発明の実施の形態１に係る半導体装置の製造方法において、ソース領域形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to source region formation. この発明の実施の形態１に係る半導体装置の製造方法において、ＲＩＥマスクを作製するためのマスク形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to the mask formation for producing RIE mask. この発明の実施の形態１に係る半導体装置の製造方法において、ＲＩＥマスク形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to RIE mask formation. この発明の実施の形態１に係る半導体装置の製造方法において、トレンチ形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to trench formation. この発明の実施の形態１に係る半導体装置の製造方法において、ゲート絶縁膜形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to gate insulating film formation. この発明の実施の形態１に係る半導体装置の製造方法において、オーミック電極形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to ohmic electrode formation. この発明の実施の形態１に係る半導体装置の製造方法において、ソース電極形成までを説明するための断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention, it is sectional drawing for demonstrating to source electrode formation. この発明の実施の形態１に係る半導体装置の効果を説明するために、従来構造を用いた場合の、オフ時における等電位線を示す模式図である。In order to explain the effect of the semiconductor device according to the first embodiment of the present invention, it is a schematic diagram showing equipotential lines at the time of off when a conventional structure is used. この発明の実施の形態１に係る半導体装置の効果を説明するために、従来構造を用いた場合のオン時において、電界緩和ウェルから伸びる空乏層と電子電流の流れとを示す模式図である。In order to explain the effect of the semiconductor device according to the first embodiment of the present invention, it is a schematic diagram showing a depletion layer extending from an electric field relaxation well and an electron current flow when the conventional structure is turned on. この発明の実施の形態１に係る半導体装置のオン時において、電界緩和ウェルから伸びる空乏層と電子電流の流れとを示す模式図である。FIG. 5 is a schematic diagram showing a depletion layer extending from an electric field relaxation well and an electron current flow when the semiconductor device according to the first embodiment of the present invention is on. この発明の実施の形態１に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態２に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 2 of this invention. この発明の実施の形態３に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 3 of this invention. この発明の実施の形態３に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on Embodiment 3 of this invention. この発明の実施の形態４に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 4 of this invention. この発明の実施の形態５に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 5 of this invention.

実施の形態１．
まず、この発明の実施の形態１における半導体装置の素子構造を説明する。図１は、この発明の実施の形態１に係る半導体装置を示す上面図であり、図２は、この発明の実施の形態１に係る半導体装置を示す断面図である。尚、図２は、図１の上面図におけるＡＡ断面図に相当し、ＭＯＳＦＥＴセルの形成領域を示している。本実施の形態では、半導体装置の一例として、絶縁ゲート型の炭化珪素半導体装置であるトレンチゲート型のＭＯＳＦＥＴを示す。Embodiment 1 FIG.
First, the element structure of the semiconductor device according to the first embodiment of the present invention will be described. 1 is a top view showing a semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a cross-sectional view showing the semiconductor device according to the first embodiment of the present invention. 2 corresponds to the AA cross-sectional view in the top view of FIG. 1, and shows the formation region of the MOSFET cell. In this embodiment, a trench gate type MOSFET which is an insulated gate silicon carbide semiconductor device is shown as an example of the semiconductor device.

図１のように、本実施の形態に係る半導体装置では、四角形のＭＯＳＦＥＴセルが格子状に配置されている。尚、図１のＭＯＳＦＥＴセル領域では、ゲート電極１０で区切られた区画（セル）のそれぞれがＭＯＳＦＥＴとして機能する。図１では、層間絶縁膜１１およびソース電極１２の図示を省略している。   As shown in FIG. 1, in the semiconductor device according to the present embodiment, rectangular MOSFET cells are arranged in a lattice pattern. In the MOSFET cell region of FIG. 1, each of the sections (cells) delimited by the gate electrode 10 functions as a MOSFET. In FIG. 1, illustration of the interlayer insulating film 11 and the source electrode 12 is omitted.

図２のように、本実施の形態に係るＭＯＳＦＥＴは、炭化珪素であるＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）からなる第１導電型の基板１と、その上面に成長させたＳｉＣからなる第１導電型のエピタキシャル層２（半導体層）と、から成るエピタキシャル基板を用いて形成されている。エピタキシャル層２の表層部には第２導電型のベース領域４が形成されている。   As shown in FIG. 2, the MOSFET according to the present embodiment includes a first conductivity type substrate 1 made of SiC (Silicon Carbide) made of silicon carbide and a first conductivity type epitaxial made of SiC grown on the upper surface thereof. The layer 2 (semiconductor layer) is formed using an epitaxial substrate. A base region 4 of the second conductivity type is formed on the surface layer portion of the epitaxial layer 2.

図１または図２において、ＭＯＳＦＥＴセル領域のエピタキシャル層２には、底部から上部に向かって拡がるテーパー形状の側面を有する溝部である掘り込み部３が形成される。掘り込み部３の下部には、ベース領域４と電気的に接続された第２導電型の電界緩和ウェル２５が設けられている。図２において、電界緩和ウェル２５はベース領域４の底部に上面が接して設けられた、点線で囲まれる領域である。すなわち、電界緩和ウェル２５はベース領域４より深い位置に形成されている。尚、電界緩和ウェル２５の側面は、底部から上部に向かって拡がるテーパー形状である。   1 or 2, the epitaxial layer 2 in the MOSFET cell region is formed with a digging portion 3 that is a groove portion having a tapered side surface extending from the bottom toward the top. A second conductivity type electric field relaxation well 25 electrically connected to the base region 4 is provided below the digging portion 3. In FIG. 2, the electric field relaxation well 25 is a region surrounded by a dotted line and provided with the upper surface in contact with the bottom of the base region 4. That is, the electric field relaxation well 25 is formed at a position deeper than the base region 4. Note that the side surface of the electric field relaxation well 25 has a tapered shape that expands from the bottom toward the top.

エピタキシャル層２内において、ベース領域４と電界緩和ウェル２５が形成されていない第１導電型の領域がドリフト層２ａに相当する。すなわち、ベース領域４と電界緩和ウェル２５はドリフト層２ａ上に形成される。   In the epitaxial layer 2, the region of the first conductivity type in which the base region 4 and the electric field relaxation well 25 are not formed corresponds to the drift layer 2a. That is, the base region 4 and the electric field relaxation well 25 are formed on the drift layer 2a.

図２において、ベース領域４内には、第１導電型のソース領域６が配設されている。   In FIG. 2, a source region 6 of the first conductivity type is disposed in the base region 4.

エピタキシャル層２には、ソース領域６及びベース領域４を貫通する溝部であるトレンチ７が形成され、トレンチ７の内部にはゲート絶縁膜９を介してゲート電極１０が埋め込まれる。つまり、トレンチ７の底部はベース領域４の底部より下のドリフト層２ａまで達して形成される。ゲート電極１０の底面および側面（トレンチ７の内壁）には、ゲート絶縁膜９が設けられている。すなわち、ゲート電極１０は、トレンチ７の内部にゲート絶縁膜９を介して埋め込まれている。   In the epitaxial layer 2, a trench 7, which is a groove that penetrates the source region 6 and the base region 4, is formed, and a gate electrode 10 is embedded in the trench 7 via a gate insulating film 9. That is, the bottom of the trench 7 is formed to reach the drift layer 2 a below the bottom of the base region 4. A gate insulating film 9 is provided on the bottom and side surfaces of the gate electrode 10 (inner wall of the trench 7). That is, the gate electrode 10 is embedded in the trench 7 via the gate insulating film 9.

図２の断面視において、トレンチ７と離間して、電界緩和ウェル２５はベース領域４よりも深く形成される。尚、トレンチ７は互いに離間して複数設けられ、隣り合うトレンチ７の間に電界緩和ウェル２５が設けられる。   In the cross-sectional view of FIG. 2, the electric field relaxation well 25 is formed deeper than the base region 4 while being separated from the trench 7. A plurality of trenches 7 are provided apart from each other, and an electric field relaxation well 25 is provided between adjacent trenches 7.

エピタキシャル層２の上面には、ゲート電極１０の上面を覆うように層間絶縁膜１１が形成される。層間絶縁膜１１には、ソース領域６およびベース領域４の上面に達するコンタクトホールが形成されており、さらに、コンタクトホール内のソース領域６とベース領域４の上面には、低抵抗なオーミック電極２２が形成されている。層間絶縁膜１１上に配設されたソース電極１２は、コンタクトホールを通してオーミック電極２２と接続されることによって、ソース領域６およびベース領域４と電気的に接続される。さらに、ドレイン電極１３が基板１の第２の主面である裏面に形成される。   An interlayer insulating film 11 is formed on the upper surface of the epitaxial layer 2 so as to cover the upper surface of the gate electrode 10. Contact holes reaching the upper surfaces of the source region 6 and the base region 4 are formed in the interlayer insulating film 11, and the low resistance ohmic electrode 22 is formed on the upper surfaces of the source region 6 and the base region 4 in the contact holes. Is formed. The source electrode 12 disposed on the interlayer insulating film 11 is electrically connected to the source region 6 and the base region 4 by being connected to the ohmic electrode 22 through the contact hole. Further, the drain electrode 13 is formed on the back surface which is the second main surface of the substrate 1.

本実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたｎチャネルＭＯＳＦＥＴについて説明するが、第１導電型をｐ型とし、第２導電型をｎ型としたｐチャネルＭＯＳＦＥＴについても適用できることは言うまでもない。   In this embodiment, an n-channel MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type will be described. However, the first conductivity type is p-type and the second conductivity type is n-type. Needless to say, the present invention can also be applied to a p-channel MOSFET.

次に、本実施の形態に係る半導体装置の製造方法を説明する。   Next, a method for manufacturing a semiconductor device according to the present embodiment will be described.

図３は、本実施の形態に係る半導体装置の製造方法において、掘り込み部３形成までを説明するための断面図である。まず、基板１上にエピタキシャル層２（半導体層）を形成する。ここでは、４Ｈのポリタイプを有するｎ型で低抵抗のＳｉＣからなる基板１を用意し、その上面上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型のエピタキシャル層２をエピタキシャル成長させる。エピタキシャル層２は、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下のｎ型の不純物濃度を有し、５μｍ以上１００μｍ以下の厚さとしたが、これに限るものではない。FIG. 3 is a cross-sectional view for explaining the formation up to the digging portion 3 in the method of manufacturing a semiconductor device according to the present embodiment. First, the epitaxial layer 2 (semiconductor layer) is formed on the substrate 1. Here, an n-type low-resistance SiC substrate 1 having a 4H polytype is prepared, and an n-type epitaxial layer 2 is epitaxially grown on the upper surface of the substrate 1 by chemical vapor deposition (CVD). . The epitaxial layer 2 has an n-type impurity concentration of 1 × 10 15 cm −3 to 1 × 10 17 cm −3 and a thickness of 5 μm to 100 μm, but is not limited thereto.

次に、エピタキシャル層２の上面に、テーパー形状の側面を有する掘り込み部３を形成する。掘り込み部３は、エピタキシャル層２の上面にエッチングマスクを形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によってエッチングすることによって形成する。エッチングマスクとしてレジストパターンを形成する際に、露光条件によってエッチングマスクの側壁に底部から上部に拡がるテーパーを設けることができる。このようなエッチングマスクを用いてエピタキシャル層２をエッチングすると、底部から上部に向かって拡がるテーパー形状の側面を有する掘り込み部３を形成することが出来る。エッチングマスクのテーパー形状によって、掘り込み部３の底部と側面のなす角度であるテーパー角度θを制御することが可能である。   Next, a dug portion 3 having a tapered side surface is formed on the upper surface of the epitaxial layer 2. The digging portion 3 is formed by forming an etching mask on the upper surface of the epitaxial layer 2 and etching by RIE (Reactive Ion Etching). When a resist pattern is formed as an etching mask, a taper extending from the bottom to the top can be provided on the side wall of the etching mask depending on exposure conditions. When the epitaxial layer 2 is etched using such an etching mask, the digging portion 3 having a tapered side surface extending from the bottom toward the top can be formed. It is possible to control the taper angle θ, which is the angle formed by the bottom of the digging portion 3 and the side surface, by the taper shape of the etching mask.

エッチングマスクの側壁がテーパーを有していない場合でも、ＲＩＥの条件によって、掘り込み部３にテーパー形状を設けることが出来る。図４に、ＲＩＥの条件によって掘り込み部３を形成した場合の断面ＳＥＭ（Ｓｅｃｏｎｄａｒｙ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像を示す。底部から上部に拡がるテーパー形状の側面を有する掘り込み部３が形成できていることが分かる。ＲＩＥの条件によって、図４（ａ）のような急峻なテーパー形状を形成することもできるし、図４（ｂ）のような緩やかなテーパー形状を形成することもできる。図４（ａ）のテーパー角度θは１１０°であり、図４（ｂ）のテーパー角度θは１６０°である。このように、掘り込み部３のテーパー角度θをＲＩＥ条件によって制御することが可能である。尚、ＲＩＥにはＳＦ６又はＣＦ４などのエッチングガスを用いることが出来る。Even when the sidewall of the etching mask does not have a taper, the digging portion 3 can be tapered according to the RIE conditions. FIG. 4 shows a cross-sectional SEM (Secondary Electron Microscopy) image when the digging portion 3 is formed under the RIE conditions. It can be seen that the digging portion 3 having a tapered side surface extending from the bottom to the top can be formed. Depending on the RIE conditions, a steep taper shape as shown in FIG. 4A can be formed, or a gentle taper shape as shown in FIG. 4B can be formed. The taper angle θ in FIG. 4A is 110 °, and the taper angle θ in FIG. 4B is 160 °. In this way, the taper angle θ of the digging portion 3 can be controlled by the RIE condition. Note that an etching gas such as SF 6 or CF 4 can be used for RIE.

ここで、電界緩和ウェル２５の形成方法は後述するが、イオン注入によって電界緩和ウェル２５を形成する際に、電界緩和ウェル２５の底部と側面のなす角度を、掘り込み部３のテーパー角度θとほぼ同じにすることができる。   Here, a method of forming the electric field relaxation well 25 will be described later. When the electric field relaxation well 25 is formed by ion implantation, the angle formed between the bottom and the side surface of the electric field relaxation well 25 is set to the taper angle θ of the digging portion 3. Can be almost the same.

尚、テーパー角度θは、好ましくは９２°以上１７０°以下であればプロセス上制御しやすい。また、後述する本実施の形態の効果を大きくするためには、テーパー角度θは９５°以上１７０°以下であれば良い。また、図４で示されるテーパー角度θが１１０°以上１６０°以下の場合には、本実施の形態の効果がより大きく得られる。さらに、オン電流の横方向への拡がり角度が４５°であると考えると、少なくともテーパー角度θが１３５°以上であれば電界緩和ウェル２５からの空乏層がオン電流の経路に侵入することがない。   The taper angle θ is easily controlled in the process if it is preferably 92 ° or more and 170 ° or less. Further, in order to increase the effect of this embodiment described later, the taper angle θ may be 95 ° or more and 170 ° or less. Further, when the taper angle θ shown in FIG. 4 is 110 ° or more and 160 ° or less, the effect of the present embodiment can be obtained more greatly. Further, when it is assumed that the on-current spreading angle is 45 °, the depletion layer from the electric field relaxation well 25 does not enter the on-current path if at least the taper angle θ is 135 ° or more. .

掘り込み部３形成後、エッチングマスクを除去すると図３の構造が得られる。   When the etching mask is removed after the digging portion 3 is formed, the structure of FIG. 3 is obtained.

図５に、本実施の形態に係る半導体装置の製造方法において、ソース領域６形成までを説明するための断面図を示す。エピタキシャル層２の表層部にｐ型不純物として所定のドーパントをイオン注入することにより、ベース領域４及び電界緩和ウェル２５を形成することが出来る。エピタキシャル層２の全面にイオン注入した場合、掘り込み部３の形成されていない領域であるベース領域４と、掘り込み部３下部の電界緩和ウェル２５とは、イオン注入された領域の深さ方向の厚みが等しい。また、イオン注入される領域はエピタキシャル層２の表面からの深さが一定となるので、電界緩和ウェル２５の側面は、掘り込み部３のテーパーに沿ってテーパー形状となる。   FIG. 5 is a cross-sectional view for explaining the process up to the formation of the source region 6 in the method of manufacturing a semiconductor device according to the present embodiment. The base region 4 and the electric field relaxation well 25 can be formed by ion-implanting a predetermined dopant as a p-type impurity in the surface layer portion of the epitaxial layer 2. When ion implantation is performed on the entire surface of the epitaxial layer 2, the base region 4, which is a region where the digging portion 3 is not formed, and the electric field relaxation well 25 below the digging portion 3 are in the depth direction of the ion-implanted region. Are equal in thickness. In addition, since the ion implantation region has a constant depth from the surface of the epitaxial layer 2, the side surface of the electric field relaxation well 25 has a tapered shape along the taper of the digging portion 3.

ベース領域４及び電界緩和ウェル２５のｐ型不純物としては、アルミニウム（Ａｌ）を用いることができる。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない範囲で、０．５〜３μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高くする。このとき、エピタキシャル層２においてＡｌの注入深さよりも深い領域がｎ型のドリフト層２ａとなる。ｐ型不純物としてはボロン（B）を用いても良い。   As the p-type impurity in the base region 4 and the electric field relaxation well 25, aluminum (Al) can be used. The depth of Al ion implantation is set to about 0.5 to 3 μm within a range not exceeding the thickness of the epitaxial layer 2. The impurity concentration of Al to be implanted is higher than the n-type impurity concentration of the epitaxial layer 2. At this time, a region deeper than the Al implantation depth in the epitaxial layer 2 becomes the n-type drift layer 2a. Boron (B) may be used as the p-type impurity.

ベース領域４と電界緩和ウェル２５は、別々のイオン注入工程によって形成されても良い。同時に形成される場合、ベース領域４と電界緩和ウェル２５のそれぞれの底部から上面に向かう濃度プロファイルは同じになるが、別々の工程で形成すれば、異なる濃度プロファイルにすることも出来る。   The base region 4 and the electric field relaxation well 25 may be formed by separate ion implantation processes. When formed simultaneously, the concentration profiles from the bottom to the upper surface of the base region 4 and the electric field relaxation well 25 are the same, but if formed in different steps, different concentration profiles can be obtained.

尚、電界緩和ウェル２５の第１導電型の不純物濃度は、後述する電界緩和効果を十分に得るためには、１×１０１６以上５×１０１８ｃｍ−３以下が望ましい。The impurity concentration of the first conductivity type in the electric field relaxation well 25 is desirably 1 × 10 16 or more and 5 × 10 18 cm −3 or less in order to sufficiently obtain the electric field relaxation effect described later.

さらに、本実施の形態では電界緩和ウェル２５の上面はベース領域４の底部に接しているが、接していなくても良い。ただし、電界緩和ウェル２５は、電位が浮遊するのを防ぐために、ベース領域４と電気的に接続されることが望ましい。   Furthermore, although the upper surface of the electric field relaxation well 25 is in contact with the bottom of the base region 4 in the present embodiment, it may not be in contact. However, it is desirable that the electric field relaxation well 25 is electrically connected to the base region 4 in order to prevent the potential from floating.

また、ベース領域４及び電界緩和ウェル２５は、掘り込み部３を形成後にｐ型ＳｉＣ層をエピタキシャル成長することによって形成してもよい。その場合も、ベース領域４の不純物濃度および厚さは、イオン注入によって形成する場合と同等の範囲であるとする。   The base region 4 and the electric field relaxation well 25 may be formed by epitaxially growing a p-type SiC layer after forming the digging portion 3. Also in this case, it is assumed that the impurity concentration and thickness of the base region 4 are in the same range as that formed by ion implantation.

次に、エピタキシャル層２の上面に注入マスクを形成し、ｎ型不純物として所定のドーパントをイオン注入することにより、ソース領域６を形成する。ソース領域６は、上面視において、この後形成されるゲート電極１０（トレンチ７）のレイアウトに対応する格子状のパターンで形成される（図１参照）。これにより、ゲート電極１０が形成されたとき、ゲート電極１０の両側にソース領域６が配設される。   Next, an implantation mask is formed on the upper surface of the epitaxial layer 2, and a predetermined dopant is ion-implanted as an n-type impurity, thereby forming the source region 6. The source region 6 is formed in a lattice pattern corresponding to the layout of the gate electrode 10 (trench 7) to be formed later when viewed from above (see FIG. 1). Thereby, when the gate electrode 10 is formed, the source region 6 is disposed on both sides of the gate electrode 10.

尚、ソース領域６のｎ型不純物としては窒素（Ｎ）を用いることが出来る。窒素のイオン注入深さは、ベース領域４の厚さより浅くする。注入するＮの不純物濃度は、ベース領域４のｐ型不純物濃度よりも高くし、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とする。尚、ｎ型不純物としてはリン（Ｐ）を用いても良い。Note that nitrogen (N) can be used as an n-type impurity in the source region 6. The ion implantation depth of nitrogen is made shallower than the thickness of the base region 4. The impurity concentration of N to be implanted is higher than the p-type impurity concentration of the base region 4 and is in the range of 1 × 10 18 cm −3 to 1 × 10 21 cm −3 . Note that phosphorus (P) may be used as the n-type impurity.

イオン注入後、注入マスクを除去することによって図５の構造が得られる。ベース領域４、電界緩和ウェル２５及びソース領域６を形成する工程は、最終的に図５に示される構造になれば、上記の順番でなくても良い。   After the ion implantation, the structure of FIG. 5 is obtained by removing the implantation mask. The steps of forming the base region 4, the electric field relaxation well 25, and the source region 6 may not be in the above order as long as the structure finally shown in FIG.

図６に、本実施の形態に係る半導体装置の製造方法において、ＲＩＥマスク１６（図７で示す）を作製するためのマスク１５形成までを説明するための断面図を示す。エピタキシャル層２の上面にシリコン酸化膜１４を１〜２μｍ程度堆積し、その上にレジスト材からなるマスク１５を形成する。マスク１５には、フォトリソグラフィ技術により、トレンチ７の形成領域を開口したパターンに形成される。トレンチ７が格子状なので、マスク１５はそれを反転したマトリクス状のパターンとなる。   FIG. 6 is a cross-sectional view for explaining the process up to the formation of the mask 15 for producing the RIE mask 16 (shown in FIG. 7) in the method of manufacturing a semiconductor device according to the present embodiment. About 1 to 2 μm of silicon oxide film 14 is deposited on the upper surface of the epitaxial layer 2, and a mask 15 made of a resist material is formed thereon. The mask 15 is formed into a pattern in which the formation region of the trench 7 is opened by photolithography. Since the trench 7 has a lattice shape, the mask 15 has a matrix pattern obtained by inverting it.

図７に、本実施の形態に係る半導体装置の製造方法において、ＲＩＥマスク１６形成までを説明するための断面図を示す。図７のようにマスク１５を用いた反応性イオンエッチング（ＲＩＥ）処理により、シリコン酸化膜１４がパターニングされてＲＩＥマスク１６となる。つまり、マスク１５のパターンがシリコン酸化膜１４に転写されてＲＩＥマスク１６が形成される。   FIG. 7 is a cross-sectional view for explaining the process up to the formation of the RIE mask 16 in the semiconductor device manufacturing method according to the present embodiment. The silicon oxide film 14 is patterned by the reactive ion etching (RIE) process using the mask 15 as shown in FIG. That is, the pattern of the mask 15 is transferred to the silicon oxide film 14 to form the RIE mask 16.

図８は、本実施の形態に係る半導体装置の製造方法において、トレンチ７形成までを説明するための断面図である。図７においてパターニングされたＲＩＥマスク１６の上面上のマスク１５を除去した後、エピタキシャル層２にＲＩＥ処理を施し、エピタキシャル層２にソース領域６およびベース領域４を貫通するトレンチ７を形成する。トレンチ７の深さは、ベース領域４の深さ以上であり、１．０〜６．０μｍ程度とする。さらに、トレンチ７の深さは、電界緩和ウェル２５の底部の深さと同じか、それより浅いことが望ましい。後で詳述するが、電界緩和ウェル２５によるトレンチ７底部のゲート絶縁膜９に対する電界緩和効果を高くするためである。   FIG. 8 is a cross-sectional view for explaining the formation up to the trench 7 in the method of manufacturing a semiconductor device according to the present embodiment. After removing the mask 15 on the upper surface of the patterned RIE mask 16 in FIG. 7, the epitaxial layer 2 is subjected to RIE treatment, and the trench 7 penetrating the source region 6 and the base region 4 is formed in the epitaxial layer 2. The depth of the trench 7 is equal to or greater than the depth of the base region 4 and is about 1.0 to 6.0 μm. Furthermore, it is desirable that the depth of the trench 7 is the same as or shallower than the depth of the bottom of the electric field relaxation well 25. As will be described in detail later, the electric field relaxation effect on the gate insulating film 9 at the bottom of the trench 7 by the electric field relaxation well 25 is increased.

図９に、本実施の形態に係る半導体装置の製造方法において、ゲート絶縁膜９形成までを説明するための断面図を示す。ＲＩＥマスク１６を除去した後、図５で説明した工程においてイオン注入した不純物を電気的に活性化させるために、熱処理装置を用いてアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中や真空中で、１３００〜１９００℃、３０秒〜１時間の条件で行う。   FIG. 9 is a cross-sectional view for explaining the process up to the formation of the gate insulating film 9 in the method of manufacturing a semiconductor device according to the present embodiment. After the RIE mask 16 is removed, annealing is performed using a heat treatment apparatus in order to electrically activate the ions implanted in the process described with reference to FIG. This annealing is performed under conditions of 1300 to 1900 ° C. for 30 seconds to 1 hour in an inert gas atmosphere such as argon (Ar) gas or in vacuum.

そして、トレンチ７の内壁を含むエピタキシャル層２の上面全面にゲート絶縁膜９としてシリコン酸化膜を形成した後、ポリシリコンを減圧ＣＶＤ法により堆積する。その後、ポリシリコンをパターニングまたはエッチバックすることにより、トレンチ７内部にゲート絶縁膜９を介してゲート電極１０を埋め込んだ図９で示す構造が得られる。ゲート絶縁膜９となるシリコン酸化膜は、エピタキシャル層２の上面を熱酸化して形成してもよいし、エピタキシャル層２上に堆積させて形成してもよい。   Then, after a silicon oxide film is formed as the gate insulating film 9 on the entire upper surface of the epitaxial layer 2 including the inner wall of the trench 7, polysilicon is deposited by a low pressure CVD method. After that, by patterning or etching back polysilicon, the structure shown in FIG. 9 in which the gate electrode 10 is buried in the trench 7 via the gate insulating film 9 is obtained. The silicon oxide film to be the gate insulating film 9 may be formed by thermally oxidizing the upper surface of the epitaxial layer 2 or may be formed by being deposited on the epitaxial layer 2.

図１０に、本実施の形態に係る半導体装置の製造方法において、オーミック電極２２形成までを説明するための断面図を示す。減圧ＣＶＤ法により、ゲート電極１０の上面上と、エピタキシャル層２の上面全面に層間絶縁膜１１を形成し、ゲート電極１０を覆う。そして、層間絶縁膜１１をパターニングすることで、ソース領域６およびベース領域４に達するコンタクトホールを形成する。図１０で示される断面図において、エピタキシャル層２の上面に層間絶縁膜１１が形成されていない領域がコンタクトホールである。   FIG. 10 is a cross-sectional view for explaining the formation of the ohmic electrode 22 in the method for manufacturing a semiconductor device according to the present embodiment. An interlayer insulating film 11 is formed on the upper surface of the gate electrode 10 and the entire upper surface of the epitaxial layer 2 by the low pressure CVD method to cover the gate electrode 10. Then, by patterning the interlayer insulating film 11, contact holes reaching the source region 6 and the base region 4 are formed. In the cross-sectional view shown in FIG. 10, a region where the interlayer insulating film 11 is not formed on the upper surface of the epitaxial layer 2 is a contact hole.

続いて、コンタクトホールの底に露出したソース領域６およびベース領域４の上面上にオーミック電極２２が形成される。例えば、コンタクトホール内を含むエピタキシャル層２の上面全面にＮｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により炭化珪素と反応させて、オーミック電極２２となるシリサイド膜を形成する。その後、層間絶縁膜１１上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する。層間絶縁膜１１上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗であるオーミック接触が実現される。   Subsequently, an ohmic electrode 22 is formed on the upper surfaces of the source region 6 and the base region 4 exposed at the bottom of the contact hole. For example, a metal film mainly composed of Ni is formed on the entire upper surface of the epitaxial layer 2 including the inside of the contact hole, and reacted with silicon carbide by heat treatment at 600 to 1100 ° C. to form a silicide film that becomes the ohmic electrode 22. To do. Thereafter, the unreacted metal film remaining on the interlayer insulating film 11 is removed by wet etching using nitric acid, sulfuric acid, hydrochloric acid, or a mixed solution thereof with hydrogen peroxide. Heat treatment may be performed again after removing the metal film remaining on the interlayer insulating film 11. In this case, ohmic contact with even lower contact resistance is realized by performing the process at a higher temperature than the previous heat treatment.

図１１に、本実施の形態に係る半導体装置の製造方法において、ソース電極１２形成までを説明するための断面図を示す。オーミック電極２２と層間絶縁膜１１を覆うように、Ａｌ合金やＣｕ等の電極材を堆積することで、層間絶縁膜１１上並びにコンタクトホール内に、ソース電極１２を形成する。   FIG. 11 is a cross-sectional view for explaining the process up to the formation of the source electrode 12 in the method of manufacturing a semiconductor device according to the present embodiment. A source electrode 12 is formed on the interlayer insulating film 11 and in the contact hole by depositing an electrode material such as an Al alloy or Cu so as to cover the ohmic electrode 22 and the interlayer insulating film 11.

最後に、基板１の第２の主面である裏面上にＡｌ合金やＣｕ等の電極材を堆積してドレイン電極１３を形成することにより、図１及び図２に示した構成の本実施の形態に係るＭＯＳＦＥＴが得られる。   Finally, the drain electrode 13 is formed by depositing an electrode material such as an Al alloy or Cu on the back surface, which is the second main surface of the substrate 1, so that the present embodiment having the configuration shown in FIGS. A MOSFET according to the embodiment is obtained.

トレンチ型ＭＯＳＦＥＴでは、オフ時にトレンチ７底部のゲート絶縁膜９に印加される電界が高くなる。特に、トレンチ７の底部における角部（コーナーエッジ部）のゲート絶縁膜９に印加される電界が高くなるため、当該箇所で電流リークが発生したり、絶縁破壊が生じたりするなど、ゲート絶縁膜９の信頼性が低いという問題があった。そのため、従来、隣り合うトレンチ７の間に、横方向の幅が深さ方向に一定である電界緩和ウェル２５を設け、オフ時に当該電界緩和ウェル２５からドリフト層２ａへ空乏層を伸ばすことによって、角部を含めたトレンチ７の底部における電界集中を抑制する方法が提案されている。   In the trench MOSFET, the electric field applied to the gate insulating film 9 at the bottom of the trench 7 becomes high when the trench MOSFET is off. In particular, since the electric field applied to the gate insulating film 9 at the corner (corner edge) at the bottom of the trench 7 is increased, current leakage may occur at that location or dielectric breakdown may occur. There was a problem that the reliability of 9 was low. Therefore, conventionally, by providing an electric field relaxation well 25 having a lateral width constant in the depth direction between adjacent trenches 7 and extending a depletion layer from the electric field relaxation well 25 to the drift layer 2a when turned off, A method for suppressing electric field concentration at the bottom of the trench 7 including the corner has been proposed.

図１２に、従来構造を用いた場合の、オフ時における等電位線の模式図を示す。図１２において、等電位線は一点鎖線で示されている。電界緩和ウェル２５から伸びる空乏層によって等電位線がドレイン電極１３方向に押し広げられる結果、トレンチ７底部の角部の等電位線の湾曲が小さくなるので、トレンチ７底部の角部における電界線の集中が緩和できる。さらに、トレンチ７底部周辺の空乏層の伸びが大きくなる結果、等電位線の間隔が広くなって電界が緩和される効果もある。このように、電界緩和ウェル２５は、オフ時においてトレンチ７底部の角部に位置するゲート絶縁膜９への電界集中を緩和する効果がある。   FIG. 12 is a schematic diagram of equipotential lines at the time of OFF when the conventional structure is used. In FIG. 12, the equipotential lines are indicated by alternate long and short dash lines. As a result of the depletion layer extending from the electric field relaxation well 25 pushing the equipotential lines toward the drain electrode 13, the curvature of the equipotential lines at the corners of the bottom of the trench 7 is reduced. Concentration can be eased. Furthermore, as the depletion layer around the bottom of the trench 7 is elongated, the equipotential lines are widened and the electric field is relaxed. As described above, the electric field relaxation well 25 has an effect of relaxing electric field concentration on the gate insulating film 9 located at the corner of the bottom of the trench 7 at the time of OFF.

尚、電界緩和ウェル２５がトレンチ７の底部の近くに設けられるほど、つまり、電界緩和ウェル２５とトレンチ７の横方向の距離が小さいほど、トレンチ７底部の角部の等電位線の湾曲が小さくなる。さらに、電界は等電位線の間隔に比例するが、電界緩和ウェル２５とトレンチ７の横方向の距離が小さいほど、空乏層の拡がりによって等電位線の間隔も拡がるので、トレンチ７底部に印加される電界は小さくなる。   The closer the electric field relaxation well 25 is provided near the bottom of the trench 7, that is, the smaller the lateral distance between the electric field relaxation well 25 and the trench 7, the smaller the equipotential curve at the corner of the trench 7 bottom. Become. Further, the electric field is proportional to the interval between the equipotential lines, but the smaller the lateral distance between the electric field relaxation well 25 and the trench 7, the greater the interval between the equipotential lines due to the expansion of the depletion layer. The electric field is small.

しかしながら、電界緩和ウェル２５は、オン時においてオン電流の拡散を防いでしまうという問題がある。図１３に、図１２で示される従来構造のオン時において、電界緩和ウェル２５から伸びる空乏層と電子電流の流れの模式図を示す。図１３において、空乏層は一点鎖線で、電子電流の流れは実線の矢印で示される。尚、電子電流の流れはオン電流の向きと逆向きである。   However, the electric field relaxation well 25 has a problem that it prevents diffusion of on-current when it is on. FIG. 13 is a schematic diagram of the depletion layer extending from the electric field relaxation well 25 and the flow of electron current when the conventional structure shown in FIG. 12 is on. In FIG. 13, the depletion layer is indicated by a one-dot chain line, and the flow of electron current is indicated by a solid arrow. The flow of electron current is opposite to the direction of on-current.

オン時の電子電流は、ベース領域４とトレンチ７の側壁との境界付近に形成されるＭＯＳ界面を通ってドリフト層２ａに流れ出た後、図１３のように、ドリフト層２ａの上部から底部に向かって横方向に拡がるように拡散しながらドレイン電極１３へ向かって流れる。このとき、断面視において拡散する電子電流の経路と縦方向（基板１の主面に垂直な方向）とのなす角度である電流拡がり角度が大きい程、電子電流が流れる実効的な体積が増加するのでオン抵抗が低減される。ここで、簡単のために、空乏層など電子電流の流れに対して障害となるものが存在しない場合には、基板１の主面に垂直な方向に対して電子電流が拡がる電流拡がり角度は約４５度である。   The on-state electron current flows to the drift layer 2a through the MOS interface formed in the vicinity of the boundary between the base region 4 and the sidewall of the trench 7 and then flows from the top to the bottom of the drift layer 2a as shown in FIG. It flows toward the drain electrode 13 while diffusing so as to spread laterally. At this time, the larger the current spreading angle, which is the angle formed between the path of the electron current diffusing in the cross-sectional view and the vertical direction (direction perpendicular to the main surface of the substrate 1), the greater the effective volume through which the electron current flows. Therefore, the on-resistance is reduced. Here, for the sake of simplicity, when there is no obstacle such as a depletion layer with respect to the flow of electron current, the current spreading angle at which the electron current spreads in the direction perpendicular to the main surface of the substrate 1 is about 45 degrees.

電界緩和ウェル２５から伸びる空乏層が電子電流の拡散経路に存在すると、当該空乏層が電子電流に対する障害となって電流拡がり角度が小さくなってしまう。図１３において、電界緩和ウェル２５から空乏層が伸びていない場合には電子電流は電流拡がり角度が４５°である点線の矢印で示す経路を通ることができるが、電界緩和ウェル２５の空乏層が当該経路まで伸びていると、電流拡がり角度が４５°より小さい実線の矢印で示す経路となり、電子電流が流れる実効的な体積が減少する。その結果、オン抵抗が増大してしまう。   If a depletion layer extending from the electric field relaxation well 25 exists in the electron current diffusion path, the depletion layer becomes an obstacle to the electron current, and the current spreading angle becomes small. In FIG. 13, when the depletion layer does not extend from the electric field relaxation well 25, the electron current can pass the path indicated by the dotted arrow whose current spreading angle is 45 °. When extending to the path, the current spread angle becomes a path indicated by a solid arrow smaller than 45 °, and the effective volume through which the electron current flows is reduced. As a result, the on-resistance increases.

したがって、電界緩和ウェル２５がトレンチ７の底部の近くに設けられるほど、つまり、電界緩和ウェル２５とトレンチ７の横方向の距離が小さいほどオフ時の電界緩和効果が大きい一方で、オン時は電界緩和ウェル２５から空乏層が電子電流の経路に向かって大きく伸びてくるので、電子電流の電流拡がり角度はより小さくなり、オン抵抗は一層増大してしまう。   Therefore, as the electric field relaxation well 25 is provided closer to the bottom of the trench 7, that is, as the lateral distance between the electric field relaxation well 25 and the trench 7 is smaller, the electric field relaxation effect at the time of turning off becomes larger. Since the depletion layer greatly extends from the relaxation well 25 toward the electron current path, the current spreading angle of the electron current is further reduced, and the on-resistance is further increased.

すなわち、電界緩和ウェル２５による、ゲート絶縁膜９の電界緩和とオン抵抗増大はトレードオフの関係にあり、電界緩和ウェル２５をトレンチ７の底部に近づけるほどゲート絶縁膜９の電界は緩和されるが、オン抵抗が増大してしまう。   That is, the electric field relaxation of the gate insulating film 9 due to the electric field relaxation well 25 and the increase in on-resistance are in a trade-off relationship, and the electric field of the gate insulating film 9 is reduced as the electric field relaxation well 25 is brought closer to the bottom of the trench 7. As a result, the on-resistance increases.

本実施の形態に係る半導体装置は、横方向の幅が底部から上部に向かって拡がる形状である電界緩和ウェル２５を備えている。図１４に、本実施の形態を用いた場合のオン時において、電界緩和ウェル２５から伸びる空乏層と電子電流の流れの模式図を示す。図１４において空乏層は一点鎖線で、電子電流の流れは実線で示される。図１４のように、本実施の形態を用いた場合には電界緩和ウェル２５が底部から上部に向かって拡がるテーパー形状の側面を有しているため、電界緩和ウェル２５の横方向の幅が深さ方向に向けて小さくなるにつれて、電界緩和ウェル２５からの空乏層の伸びが電子電流の経路まで届きにくくなり、電子電流が横方向に拡散しやすくなる。その結果、図１３で示される従来構造に比べてオン抵抗の増大を抑制することができ、上述のトレードオフ関係を改善する効果が得られる。   The semiconductor device according to the present embodiment includes an electric field relaxation well 25 having a shape in which the lateral width expands from the bottom toward the top. FIG. 14 shows a schematic diagram of a depletion layer extending from the electric field relaxation well 25 and the flow of electron current when the present embodiment is used in the on state. In FIG. 14, the depletion layer is indicated by a one-dot chain line, and the flow of electron current is indicated by a solid line. As shown in FIG. 14, when the present embodiment is used, the electric field relaxation well 25 has a tapered side surface that expands from the bottom toward the upper portion, so that the lateral width of the electric field relaxation well 25 is deep. As it becomes smaller in the vertical direction, the extension of the depletion layer from the electric field relaxation well 25 becomes difficult to reach the path of the electron current, and the electron current is easily diffused in the lateral direction. As a result, an increase in on-resistance can be suppressed as compared with the conventional structure shown in FIG. 13, and the effect of improving the above trade-off relationship can be obtained.

尚、本実施の形態を用いずに電界緩和ウェル２５によるオン抵抗増大を抑制するためには、トレンチ７の深さを電界緩和ウェル２５より十分深くして電界緩和ウェル２５からの距離を大きくする方法が考えられる。しかしながら、トレンチ７を深くするとトレンチ７の底部がドレイン電極１３に近くなるため、トレンチ７の底部のゲート絶縁膜９に印加される電界が高くなり、耐圧が低下する問題がある。また、電界緩和ウェルとトレンチ７間の横方向の距離を大きくする方法があるが、この場合、隣り合うトレンチ７間の距離を大きくする必要があるため、つまり、セル寸法を大きくするので、チャネル密度の低下がオン抵抗の増加につながり、結局オン抵抗は低減できない。トレンチ７を深くする方法や電界緩和ウェル２５とトレンチ７間の横方向の距離を大きくする方法は、これらのような問題が発生するだけでなく、電界緩和ウェル２５によるトレンチ７底部の電界緩和効果が小さくなってしまう問題もあるため、トレードオフ関係の改善にはつながらない。   In order to suppress an increase in on-resistance due to the electric field relaxation well 25 without using this embodiment, the depth of the trench 7 is made sufficiently deeper than the electric field relaxation well 25 to increase the distance from the electric field relaxation well 25. A method is conceivable. However, when the trench 7 is deepened, the bottom of the trench 7 is close to the drain electrode 13, so that the electric field applied to the gate insulating film 9 at the bottom of the trench 7 is increased, and the breakdown voltage is lowered. Further, there is a method of increasing the lateral distance between the electric field relaxation well and the trench 7, but in this case, since the distance between the adjacent trenches 7 needs to be increased, that is, the cell size is increased. The decrease in density leads to an increase in on-resistance, and eventually the on-resistance cannot be reduced. The method of deepening the trench 7 and the method of increasing the lateral distance between the electric field relaxation well 25 and the trench 7 not only cause these problems, but also the electric field relaxation effect at the bottom of the trench 7 by the electric field relaxation well 25. There is also a problem that becomes smaller, so it does not lead to improvement of the trade-off relationship.

本実施の形態に係る半導体装置は、トレンチ７の深さを必要以上に深くすることなく、また、セル寸法を大きくすることなく、オン抵抗の増大を抑制しながらトレンチ７底部のゲート絶縁膜９の電界を十分緩和することが可能となる。   In the semiconductor device according to the present embodiment, the gate insulating film 9 at the bottom of the trench 7 is suppressed without increasing the on-resistance without increasing the depth of the trench 7 more than necessary and without increasing the cell size. It is possible to sufficiently relax the electric field.

本実施の形態に係る半導体装置において、電界緩和ウェル２５の底部の深さはトレンチ７の底部の深さより深いことが望ましい。電界緩和ウェル２５によってトレンチ７の底部への電界集中を緩和する効果は、電界緩和ウェル２５が深いほど大きいからである。ただし、電界緩和ウェル２５を深くし過ぎると、オフ時に電界緩和ウェル２５からの空乏層がドレイン電極１３に到達しやすくなってしまい、耐圧低下につながるので、トレンチ７の底部と電界緩和ウェル２５の底部との深さの差は、２μｍ以下が望ましい。   In the semiconductor device according to the present embodiment, the depth of the bottom of the electric field relaxation well 25 is preferably deeper than the depth of the bottom of the trench 7. This is because the effect of relaxing the electric field concentration on the bottom of the trench 7 by the electric field relaxation well 25 increases as the electric field relaxation well 25 becomes deeper. However, if the electric field relaxation well 25 is made too deep, a depletion layer from the electric field relaxation well 25 easily reaches the drain electrode 13 at the time of OFF, leading to a decrease in breakdown voltage. The difference in depth from the bottom is desirably 2 μm or less.

電界緩和ウェル２５の底面と側面のなす角度は好ましくは９２°以上１７０°以下であればプロセス上制御しやすい。あるいは、９５°以上１７０°以下であれば良い。また、１１０°以上１６０°以下であればより大きい効果が得られる。さらに、オン電流の横方向への拡がり角度が４５°であること考えると、少なくともテーパー角度θが１３５°以上であれば電界緩和ウェル２５からの空乏層がオン電流の経路に侵入することがない。ただし、９０°より大きければ、少なくとも図１３で示す従来の場合に比べて電流拡がり角度を大きくする効果が得られる。つまり、従来に比べてオン抵抗増大を抑制する効果が得られる。   If the angle formed between the bottom surface and the side surface of the electric field relaxation well 25 is preferably 92 ° or more and 170 ° or less, the process can be easily controlled. Or 95 degrees or more and 170 degrees or less should just be sufficient. Moreover, if it is 110 degrees or more and 160 degrees or less, a bigger effect will be acquired. Furthermore, considering that the on-current spreading angle is 45 °, the depletion layer from the electric field relaxation well 25 does not enter the on-current path if the taper angle θ is at least 135 °. . However, if it is larger than 90 °, the effect of increasing the current spreading angle can be obtained at least as compared with the conventional case shown in FIG. That is, an effect of suppressing an increase in on-resistance as compared with the conventional case can be obtained.

本実施の形態では、掘り込み部３とトレンチ７とを別々の工程で形成したが、同時に形成しても良い。この場合、掘り込み部３とトレンチ７との深さは同程度となり、掘り込み部３の下部に形成される電界緩和ウェル２５の底部が十分深くなるので、オフ時はゲート絶縁膜９の電界を緩和する効果が大きく得られるが、オン時は空乏層がオン電流の経路まで到達しやすくなるため、本実施の形態を用いる効果が大きい。   In the present embodiment, the digging portion 3 and the trench 7 are formed in separate steps, but may be formed simultaneously. In this case, the depth of the digging portion 3 and the trench 7 is approximately the same, and the bottom of the electric field relaxation well 25 formed below the digging portion 3 is sufficiently deep. The effect of using this embodiment is great because the depletion layer easily reaches the path of the on-current when it is on.

本実施の形態のように掘り込み部３とトレンチ７とを別々の工程で形成した場合、掘り込み部３の深さはトレンチ７の深さと同程度か、浅いことが望ましい。掘り込み部３の深さがトレンチ７より深くなりすぎると、掘り込み部３の下部に形成される電界緩和ウェル２５の底部が深くなりすぎて、オフ時に、電界緩和ウェル２５からドレイン電極１３に空乏層が到達しやすくなって耐圧の低下につながってしまうからである。   When the digging portion 3 and the trench 7 are formed in separate steps as in the present embodiment, it is desirable that the depth of the digging portion 3 is the same as or shallower than the depth of the trench 7. If the depth of the digging portion 3 becomes deeper than the trench 7, the bottom portion of the electric field relaxation well 25 formed at the lower portion of the digging portion 3 becomes too deep, and the electric field relaxation well 25 is connected to the drain electrode 13 when turned off. This is because the depletion layer is easily reached and the breakdown voltage is lowered.

本実施の形態では、電界緩和ウェル２５を形成するために掘り込み部３を設けたが、掘り込み部３は備えていなくても本実施の形態の効果が得られることは言うまでもない。ただし、掘り込み部３を設けた場合にはオーミック電極２２とソース領域６及びベース領域４との接触面積が増加するため、オーミック接触の低抵抗化につながる。   In the present embodiment, the digging portion 3 is provided to form the electric field relaxation well 25, but it goes without saying that the effect of the present embodiment can be obtained even if the digging portion 3 is not provided. However, when the digging portion 3 is provided, the contact area between the ohmic electrode 22 and the source region 6 and the base region 4 increases, leading to a reduction in ohmic contact resistance.

図１５に、本実施の形態に係る半導体装置の変形例として、掘り込み部３を設けない場合の断面図を示す。掘り込み部３を設けない場合、ベース領域４を形成した後に、隣り合うトレンチ７間に、ベース領域４よりも深くｐ型不純物をイオン注入することによって電界緩和ウェル２５を形成することが出来る。このとき、例えば、電界緩和ウェル２５形成のためのイオン注入時に用いる注入マスクにテーパーを設けることによって、底部から上部に向かって拡がるテーパー形状の側面を有する電界緩和ウェル２５を形成することが出来る。或いは、テーパーのない注入マスクを用いた場合でも、イオン注入後のアニール時にｐ型不純物の拡散を利用することによって、図２の電界緩和ウェル２５を形成することも出来る。   FIG. 15 shows a cross-sectional view when the digging portion 3 is not provided as a modification of the semiconductor device according to the present embodiment. When the digging portion 3 is not provided, the electric field relaxation well 25 can be formed by ion-implanting p-type impurities deeper than the base region 4 between the adjacent trenches 7 after forming the base region 4. At this time, for example, by providing a taper in an implantation mask used at the time of ion implantation for forming the electric field relaxation well 25, the electric field relaxation well 25 having a tapered side surface extending from the bottom portion toward the upper portion can be formed. Alternatively, even when an implantation mask without a taper is used, the electric field relaxation well 25 of FIG. 2 can be formed by utilizing the diffusion of p-type impurities during annealing after ion implantation.

さらに、本実施の形態における電界緩和領域２５の第２導電型の不純物濃度を、上部から底部に向かって薄くなるようなプロファイルを有するようにしても良い。この場合、オン電流が拡がる底部周辺の空乏層の伸びを抑制することができる。   Furthermore, the impurity concentration of the second conductivity type of the electric field relaxation region 25 in the present embodiment may have a profile that decreases from the top toward the bottom. In this case, extension of the depletion layer around the bottom where the on-current spreads can be suppressed.

また、本実施の形態では、電界緩和ウェル２５の側面はテーパー形状であることを特徴としたが、少なくとも側面の一部がテーパー形状になっていれば、当該箇所において本実施の形態の効果が得られる。また、必ずしもテーパー形状である必要はなく、電界緩和ウェル２５の横方向の幅が底部から上部に向かって拡がる形状であれば良い。例えば、電界緩和ウェル２５は底部から上部に向かってステップ上に拡がる形状であっても良い。また、側面が円弧状に拡がるような形状であっても良い。さらに、電界緩和ウェル２５は円錐のような形状であっても良い。   Further, in the present embodiment, the side surface of the electric field relaxation well 25 has a tapered shape. However, if at least a part of the side surface has a tapered shape, the effect of the present embodiment can be obtained at that location. can get. Moreover, it does not necessarily need to be a tapered shape, and any shape may be used as long as the lateral width of the electric field relaxation well 25 expands from the bottom toward the top. For example, the electric field relaxation well 25 may have a shape that expands stepwise from the bottom to the top. Moreover, the shape which a side surface expands in circular arc shape may be sufficient. Further, the electric field relaxation well 25 may have a conical shape.

本実施の形態では、ドリフト層２ａと基板１（バッファ層）とが同じ第１導電型を有する構造のＭＯＳＦＥＴについて述べたが、ドリフト層２ａと基板１とが異なる導電型を有する構造のＩＧＢＴに対しても適用可能である。つまり、基板１を第２導電型としてもよい。例えば、図２に示した構成に対し、基板１をｐ型にすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域６およびソース電極１２は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１３はコレクタ電極に対応することになる。   In the present embodiment, the MOSFET having a structure in which the drift layer 2a and the substrate 1 (buffer layer) have the same first conductivity type has been described. However, in the IGBT having a structure in which the drift layer 2a and the substrate 1 have different conductivity types. It can also be applied to. That is, the substrate 1 may be the second conductivity type. For example, in contrast to the configuration shown in FIG. 2, if the substrate 1 is made p-type, an IGBT configuration is obtained. In that case, the source region 6 and source electrode 12 of the MOSFET correspond to the emitter region and emitter electrode of the IGBT, respectively, and the drain electrode 13 of the MOSFET corresponds to the collector electrode.

また、本実施の形態では、ゲート電極１０は格子状のセルにて配置されているが、その他のセル配置であっても、本発明の効果を得ることが出来る。例えば、六角形セルの場合、六角形の中心付近に電界緩和ウェル２５を形成することで、本発明の効果を得ることができる。   In the present embodiment, the gate electrode 10 is arranged in a grid-like cell, but the effects of the present invention can be obtained even in other cell arrangements. For example, in the case of a hexagonal cell, the effect of the present invention can be obtained by forming the electric field relaxation well 25 near the center of the hexagon.

さらに、本実施の形態はセル配置でなく櫛型の構造にも適用することが出来る。その場合、隣り合う櫛型ＭＯＳＦＥＴの間に電界緩和ウェル２５を配置すれば良い。すなわち、隣り合うトレンチ７間に電界緩和ウェル２５を設ければ良い。   Furthermore, this embodiment can be applied not only to the cell arrangement but also to a comb structure. In that case, the electric field relaxation well 25 may be disposed between adjacent comb MOSFETs. That is, the electric field relaxation well 25 may be provided between the adjacent trenches 7.

本実施の形態では、ＳｉＣを用いた半導体装置について説明したが、その他の半導体材料を用いても良い。ワイドバンドギャップ半導体を用いた場合には、特に高耐圧仕様が期待されるので、トレンチ７底部のゲート絶縁膜９に印加される電界が高くなるため、電界緩和ウェル２５の採用が望まれ、本実施の形態の適用による効果が望まれる。ＳｉＣ以外のワイドバンドギャップ材料としては、例えば、窒化ガリウム（ＧａＮ：Ｇａｌｉｕｍ Ｎｉｔｒｉｄｅ）系材料やダイヤモンドなどが挙げられる。   Although a semiconductor device using SiC has been described in this embodiment mode, other semiconductor materials may be used. When a wide band gap semiconductor is used, a high breakdown voltage specification is particularly expected. Therefore, since the electric field applied to the gate insulating film 9 at the bottom of the trench 7 is increased, the use of the electric field relaxation well 25 is desired. The effect by application of embodiment is desired. Examples of wide band gap materials other than SiC include gallium nitride (GaN) -based materials and diamond.

実施の形態２．
図１６は、本実施の形態２に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置は、トレンチ７の底部に上面が接するように第２導電型の保護拡散領域８を備えたことを特徴とする。それ以外については、実施の形態１と同様である。本実施の形態によれば、トレンチ７底部のゲート絶縁膜９に印加される電界をより緩和する効果が得られる。Embodiment 2. FIG.
FIG. 16 is a cross-sectional view showing the semiconductor device according to the second embodiment. The semiconductor device according to the present embodiment is characterized in that a protective diffusion region 8 of the second conductivity type is provided so that the upper surface is in contact with the bottom of the trench 7. The rest is the same as in the first embodiment. According to the present embodiment, an effect of further relaxing the electric field applied to the gate insulating film 9 at the bottom of the trench 7 can be obtained.

実施の形態１で説明した製造方法において、図８のトレンチ７形成のためのＲＩＥ処理を行った後、トレンチ７の底部にｐ型不純物をイオン注入することによって図１６で示される本実施の形態に係る半導体装置が作製できる。尚、イオン注入時のマスクにはＲＩＥマスク１６を用いても良いし、別途マスクを形成しても良い。ＲＩＥマスク１６を併用する場合には、製造工程の簡略化およびコスト削減を図ることができる。この場合、トレンチ７をエッチング形成した後、注入時のマスクとして使用できる程度の厚さが残存するように、ＲＩＥマスク１６作製時の厚さや、トレンチ７のＲＩＥエッチングの条件を調整する必要がある。   In the manufacturing method described in the first embodiment, after the RIE process for forming the trench 7 in FIG. 8 is performed, a p-type impurity is ion-implanted into the bottom of the trench 7, thereby the present embodiment shown in FIG. The semiconductor device which concerns on can be produced. Note that the RIE mask 16 may be used as a mask for ion implantation, or a mask may be formed separately. When the RIE mask 16 is used in combination, the manufacturing process can be simplified and the cost can be reduced. In this case, after the trench 7 is formed by etching, it is necessary to adjust the thickness at the time of manufacturing the RIE mask 16 and the conditions for the RIE etching of the trench 7 so that a thickness that can be used as a mask at the time of implantation remains. .

保護拡散領域８は、ＭＯＳＦＥＴのオフ時にドリフト層２ａの空乏化を促進すると共に、トレンチ７の底部に位置するゲート絶縁膜９への電界集中を緩和してゲート絶縁膜９の破壊や電流リーク発生などの特性劣化を抑制することができる。   The protective diffusion region 8 promotes depletion of the drift layer 2a when the MOSFET is turned off, and relaxes the electric field concentration on the gate insulating film 9 located at the bottom of the trench 7 to cause destruction of the gate insulating film 9 and occurrence of current leakage. It is possible to suppress deterioration of characteristics such as.

しかしながら、オン時においてオン電流は、電界緩和ウェル２５から伸びる空乏層と、保護拡散領域８から伸びる空乏層に挟まれた領域を通ることになる。従来のように、電界緩和ウェル２５が深さ方向に一定の幅である場合、電界緩和ウェル２５と保護拡散領域８の間の電流経路が非常に狭いため、オン抵抗の増大が促進されてしまうという問題があった。   However, when on, the on-current passes through a region sandwiched between the depletion layer extending from the electric field relaxation well 25 and the depletion layer extending from the protective diffusion region 8. When the electric field relaxation well 25 has a constant width in the depth direction as in the conventional case, since the current path between the electric field relaxation well 25 and the protective diffusion region 8 is very narrow, an increase in on-resistance is promoted. There was a problem.

図１６のように、本実施の形態に係る半導体装置においては、電界緩和ウェル２５が底部から上部に向かって拡がるテーパー形状の側面を有するため、電界緩和ウェル２５と保護拡散領域８を備えても、電流経路を従来に比べて広くすることができ、オン抵抗の増大を抑制することが出来る。   As shown in FIG. 16, in the semiconductor device according to the present embodiment, the electric field relaxation well 25 has a tapered side surface extending from the bottom toward the upper portion, and therefore, the electric field relaxation well 25 and the protective diffusion region 8 are provided. The current path can be made wider than before, and the increase in on-resistance can be suppressed.

すなわち、トレンチ７の底部に保護拡散領域８を設けた構造において、電界緩和ウェル２５の横方向の幅が底部から上部に向かって拡がる形状であると、ゲート絶縁膜９に印加される電界をより緩和しながらオン抵抗の増大を抑制することが可能となる。   That is, in the structure in which the protective diffusion region 8 is provided at the bottom of the trench 7, the electric field applied to the gate insulating film 9 can be further increased when the lateral width of the electric field relaxation well 25 extends from the bottom to the top. It is possible to suppress an increase in on-resistance while relaxing.

尚、保護拡散領域８は、トレンチ７の底部に接していなくても、トレンチ７の底部より深くまで形成されていれば良い。ただし、保護拡散領域８は、電位が浮遊してしまうのを防ぐためにベース領域４と電気的に接続されていることが望ましい。   The protective diffusion region 8 may be formed deeper than the bottom of the trench 7 even if it does not contact the bottom of the trench 7. However, it is desirable that the protective diffusion region 8 is electrically connected to the base region 4 in order to prevent the potential from floating.

さらに、本実施の形態では、電界緩和ウェル２５の底部が保護拡散領域８の底部より浅い位置に形成されていてもよい。オン時に電界緩和ウェル２５から伸びる空乏層と保護拡散領域８から伸びる空乏層によって狭められるオン電流の経路を短くするためである。すなわち、電界緩和ウェル２５から伸びる空乏層と保護拡散領域８から伸びる空乏層によってオン電流の経路が狭められる領域を最小限に抑えるためである。このように、電界緩和ウェル２５の底部が保護拡散領域８の底部より浅い位置に形成されていると、オン電流の経路の狭窄を抑制することができるので、電界緩和ウェル２５と保護拡散領域８によるオン抵抗の増大を抑制することが出来る。   Furthermore, in the present embodiment, the bottom of the electric field relaxation well 25 may be formed at a position shallower than the bottom of the protective diffusion region 8. This is to shorten the path of the on-current narrowed by the depletion layer extending from the electric field relaxation well 25 and the depletion layer extending from the protective diffusion region 8 at the time of turning on. That is, this is to minimize the region where the on-current path is narrowed by the depletion layer extending from the electric field relaxation well 25 and the depletion layer extending from the protective diffusion region 8. As described above, when the bottom of the electric field relaxation well 25 is formed at a position shallower than the bottom of the protective diffusion region 8, it is possible to suppress the narrowing of the on-current path, and thus the electric field relaxation well 25 and the protective diffusion region 8. An increase in on-resistance due to can be suppressed.

また、電界緩和ウェル２５は、保護拡散領域８より高い不純物濃度を有していても良い。保護拡散領域８はトレンチ７の底部を通してイオン注入されることによって形成されるため、イオン注入を行ったトレンチ７の底部には注入欠陥が生成される。その結果、当該トレンチ７の底部に形成されるゲート絶縁膜９の信頼性が劣化してしまう場合がある。そのため、保護拡散領域８を形成するイオン注入のドーズ量は少ないことが望ましい。つまり、保護拡散領域８の不純物は、ゲート絶縁膜９の信頼性の観点から低いことが望ましい。   The electric field relaxation well 25 may have a higher impurity concentration than the protective diffusion region 8. Since the protective diffusion region 8 is formed by ion implantation through the bottom of the trench 7, an implantation defect is generated at the bottom of the trench 7 where ion implantation has been performed. As a result, the reliability of the gate insulating film 9 formed at the bottom of the trench 7 may be deteriorated. Therefore, it is desirable that the dose amount of ion implantation for forming the protective diffusion region 8 is small. That is, the impurity in the protective diffusion region 8 is desirably low from the viewpoint of the reliability of the gate insulating film 9.

さらに、保護拡散領域８が電界緩和ウェル２５よりも深く形成される場合、保護拡散領域８の底部に印加される電界がより高くなる。つまり、保護拡散領域８の不純物濃度が高すぎると耐圧低下を招きやすい。そのため、保護拡散領域８を形成するイオン注入のドーズ量は少ないことが望ましい。   Furthermore, when the protective diffusion region 8 is formed deeper than the electric field relaxation well 25, the electric field applied to the bottom of the protective diffusion region 8 becomes higher. That is, if the impurity concentration of the protective diffusion region 8 is too high, the breakdown voltage tends to decrease. Therefore, it is desirable that the dose amount of ion implantation for forming the protective diffusion region 8 is small.

しかしながら保護拡散領域８の不純物濃度が低いと、オフ時におけるゲート絶縁膜９の電界緩和効果が小さくなってしまう。本実施の形態では、保護拡散領域８の不純物濃度が低い分、保護拡散領域８より不純物濃度の高い電界緩和ウェル２５から空乏層の伸びを促進することによって、ゲート絶縁膜９の電界を十分に緩和することが可能となる。   However, when the impurity concentration of the protective diffusion region 8 is low, the electric field relaxation effect of the gate insulating film 9 at the time of OFF is reduced. In the present embodiment, the extension of the depletion layer from the electric field relaxation well 25 having a higher impurity concentration than the protective diffusion region 8 is promoted by the lower impurity concentration of the protective diffusion region 8, thereby sufficiently increasing the electric field of the gate insulating film 9. It can be mitigated.

例えば、保護拡散領域８の第２導電型の不純物濃度を５×１０１５ｃｍ−３以上２×１０１８ｃｍ−３以下とし、電界緩和ウェル２５の第２導電型の不純物濃度を保護拡散領域８より高く、かつ、１×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下の範囲とする。For example, the impurity concentration of the second conductivity type in the protective diffusion region 8 is set to 5 × 10 15 cm −3 or more and 2 × 10 18 cm −3 or less, and the impurity concentration of the second conductivity type in the electric field relaxation well 25 is set to the protection diffusion region 8. The range is higher than 1 × 10 16 cm −3 and 5 × 10 18 cm −3 .

本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。   In the second embodiment of the present invention, portions different from the first embodiment of the present invention are described, and descriptions of the same or corresponding portions are omitted.

実施の形態３．
図１７は、本実施の形態３に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置は、ベース領域４及び電界緩和ウェル２５の下方に、第１導電型の電流拡散層５を備えたことを特徴とする。それ以外については、実施の形態１または２と同様である。本実施の形態によれば、オン抵抗の増大を抑制できる効果がより大きく得られる。Embodiment 3 FIG.
FIG. 17 is a cross-sectional view showing the semiconductor device according to the third embodiment. The semiconductor device according to the present embodiment is characterized in that the first conductivity type current diffusion layer 5 is provided below the base region 4 and the electric field relaxation well 25. The rest is the same as in the first or second embodiment. According to the present embodiment, the effect of suppressing an increase in on-resistance can be obtained more greatly.

図１７のように、ｎ型の電流拡散層５が、ベース領域４の底部と、電界緩和ウェル２５の底部及び側面と、に沿ってベース領域４及び電界緩和ウェル２５に上面が接するようにドリフト層２ａ内に形成される。電流拡散層５のｎ型不純物濃度はドリフト層２ａの不純物濃度より高く、例えば、１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下であれば良い。As shown in FIG. 17, the n-type current diffusion layer 5 drifts so that the upper surface is in contact with the base region 4 and the electric field relaxation well 25 along the bottom of the base region 4 and the bottom and side surfaces of the electric field relaxation well 25. Formed in the layer 2a. The n-type impurity concentration of the current diffusion layer 5 is higher than the impurity concentration of the drift layer 2a, and may be, for example, 1 × 10 17 cm −3 or more and 5 × 10 18 cm −3 or less.

電流拡散層５はｎ型不純物である窒素（Ｎ）またはリン（Ｐ）をイオン注入することにより形成する。実施の形態１で説明した製造方法において、図５のベース領域４を形成する前又は形成した後に、ｎ型不純物をイオン注入すれば、図１７で示す構造が得られる。電流拡散層５の底部は、前記ベース領域４の底部より深い位置にあり、電流拡散層５の深さ方向の厚みはエピタキシャル層２の厚さを超えない範囲で、０．５〜３μｍ程度とする。注入するＮの不純物濃度は、電流拡散層５のｎ型不純物濃度がエピタキシャル層２のｎ型不純物濃度より高くなるようにする。   The current diffusion layer 5 is formed by ion implantation of nitrogen (N) or phosphorus (P) that is an n-type impurity. In the manufacturing method described in the first embodiment, if an n-type impurity is ion-implanted before or after the base region 4 of FIG. 5 is formed, the structure shown in FIG. 17 is obtained. The bottom of the current diffusion layer 5 is deeper than the bottom of the base region 4, and the thickness of the current diffusion layer 5 in the depth direction does not exceed the thickness of the epitaxial layer 2, and is about 0.5 to 3 μm. To do. The impurity concentration of N to be implanted is set so that the n-type impurity concentration of the current diffusion layer 5 is higher than the n-type impurity concentration of the epitaxial layer 2.

尚、電流拡散層５は溝部形成後にｎ型のエピタキシャル成長によって形成してもよい。その場合は、電流拡散層５はベース領域４よりも先に形成する。また、電流拡散層５の不純物濃度および厚さは、イオン注入によって形成する場合と同等の範囲とする。この場合、さらにベース領域４や電流緩和ウェル２５となる領域をエピタキシャル成長により形成する。   Note that the current diffusion layer 5 may be formed by n-type epitaxial growth after the groove portion is formed. In that case, the current spreading layer 5 is formed before the base region 4. Further, the impurity concentration and thickness of the current diffusion layer 5 are set in the same range as that formed by ion implantation. In this case, regions to be the base region 4 and the current relaxation well 25 are further formed by epitaxial growth.

本実施の形態３に係る半導体装置によれば、オン電流の横方向への拡散をより促進することが出来る。実施の形態１のようにドリフト層２ａの濃度が一定である場合、オン電流の電流拡がり角度は最大で約４５°であるが、本実施の形態のように深さ方向に濃度分布がある場合、すなわち、不純物濃度の高い電流拡散層５を設けた場合、不純物濃度が高い電流拡散層５においての電流拡がり角度を４５°より大きくすることが出来る。つまり、本実施の形態を用いれば、オン電流の横方向への拡散を促進し、電流拡がり角度を４５°より大きくすることが可能となり、オン電流が流れる実効的な体積をより大きく出来るため、オン抵抗の増大をより抑制し、あるいは電界緩和ウェル２５を備えながらオン抵抗を低減することも可能となる。   According to the semiconductor device according to the third embodiment, it is possible to further promote the lateral diffusion of the on-current. When the concentration of the drift layer 2a is constant as in the first embodiment, the current spreading angle of the on-current is about 45 ° at the maximum, but there is a concentration distribution in the depth direction as in the present embodiment. That is, when the current diffusion layer 5 having a high impurity concentration is provided, the current spreading angle in the current diffusion layer 5 having a high impurity concentration can be made larger than 45 °. That is, if this embodiment is used, the diffusion of the on-current in the lateral direction can be promoted, the current spreading angle can be made larger than 45 °, and the effective volume through which the on-current flows can be increased. An increase in on-resistance can be further suppressed, or the on-resistance can be reduced while the electric field relaxation well 25 is provided.

さらに、電流拡散層５の不純物濃度がドリフト層２ａの不純物濃度より高いので、オン時にベース領域４や電界緩和ウェル２５から伸びる空乏層の伸びを抑制することが出来る。そのため、オン電流が横方向への拡散をより促進し、オン抵抗の増大を抑制することが出来る。   Furthermore, since the impurity concentration of the current diffusion layer 5 is higher than the impurity concentration of the drift layer 2a, it is possible to suppress the growth of the depletion layer extending from the base region 4 and the electric field relaxation well 25 when turned on. For this reason, the on-current can further promote lateral diffusion and suppress an increase in on-resistance.

このように、電流拡散層５は、電流拡がり角を大きくすることができる。さらに、セルピッチを拡大したり、トレンチ７を深く形成したりすることなく、電流経路への空乏層の伸びを抑制することが出来る。これらの効果によって、オン抵抗を小さくすることができる。   Thus, the current spreading layer 5 can increase the current spreading angle. Furthermore, the expansion of the depletion layer to the current path can be suppressed without increasing the cell pitch or forming the trench 7 deeply. With these effects, the on-resistance can be reduced.

尚、トレンチ７は電流拡散層５を貫通するように形成される。つまり、電流拡散層５の底面は、トレンチ７の底部より浅い位置においてトレンチ７の側壁に接するように形成されることが望ましい。   The trench 7 is formed so as to penetrate the current diffusion layer 5. That is, the bottom surface of the current diffusion layer 5 is preferably formed so as to be in contact with the sidewall of the trench 7 at a position shallower than the bottom of the trench 7.

電流拡散層５の底面は深いほど、つまり、電流拡散層５の深さ方向の厚みが厚いほど、オン抵抗を小さくする効果は大きくなるが、電流拡散層５がトレンチ７底部より深くなるまで厚く形成されると、オフ時にトレンチ７底部のゲート絶縁膜９に印加される電界が高くなり、ゲート絶縁膜９の絶縁破壊につながるからである。そのため、電流拡散層５の底面は、トレンチ７の底部より浅い位置においてトレンチ７の側壁に接するように形成され、電流拡散層５がトレンチ７の底部に接しないように形成されることが望ましい。   The deeper the bottom surface of the current diffusion layer 5, that is, the greater the thickness of the current diffusion layer 5 in the depth direction, the greater the effect of reducing the on-resistance, but the thicker the current diffusion layer 5 is, the deeper the bottom of the trench 7. This is because when formed, the electric field applied to the gate insulating film 9 at the bottom of the trench 7 at the time of turning off increases, leading to dielectric breakdown of the gate insulating film 9. Therefore, it is desirable that the bottom surface of the current diffusion layer 5 is formed so as to be in contact with the sidewall of the trench 7 at a position shallower than the bottom portion of the trench 7, and the current diffusion layer 5 is formed so as not to be in contact with the bottom portion of the trench 7.

さらに、電流拡散層５の厚みは、ベース領域４から伸びる空乏層を電流拡散層５内に留めるのに必要な厚みであることが望ましい。即ち、ベース領域４からの空乏層が電流拡散層５よりもｎ型不純物濃度が低いドリフト層２ａまで伸びてしまうと、空乏層の伸びはドリフト層２ａ内で極端に大きくなるために、オン電流経路が狭くなる。そのため、電流拡散層５の厚みはオン時にベース領域４から伸びる空乏層幅に等しい厚み以上であることが望ましい。   Furthermore, the thickness of the current diffusion layer 5 is desirably a thickness necessary for retaining the depletion layer extending from the base region 4 in the current diffusion layer 5. That is, if the depletion layer from the base region 4 extends to the drift layer 2a having an n-type impurity concentration lower than that of the current diffusion layer 5, the extension of the depletion layer becomes extremely large in the drift layer 2a. The route becomes narrower. For this reason, the thickness of the current spreading layer 5 is desirably equal to or greater than the width of the depletion layer extending from the base region 4 when turned on.

すなわち、電流拡散層５の底面がトレンチ７の底部より浅い位置においてトレンチ７の側壁に接するように形成され、厚みがオン時にベース領域４から伸びる空乏層幅に等しい場合が、電界緩和とオン抵抗低減の観点から最も効果的であるといえる。   That is, when the bottom surface of the current diffusion layer 5 is formed so as to be in contact with the side wall of the trench 7 at a position shallower than the bottom of the trench 7 and the thickness is equal to the width of the depletion layer extending from the base region 4 when turned on, electric field relaxation and on-resistance It can be said that it is the most effective from the viewpoint of reduction.

図１８に、本実施の形態３に係る半導体装置の変形例の断面図を示す。図１８は、図１７の構造に、実施の形態２で説明した保護拡散領域８をさらに備えた構造である。   FIG. 18 is a cross-sectional view of a modification of the semiconductor device according to the third embodiment. FIG. 18 is a structure in which the protective diffusion region 8 described in the second embodiment is further added to the structure of FIG.

トレンチ７の下部に保護拡散領域８を備えた場合、オン時に保護拡散領域８から伸びる空乏層とベース領域４から伸びる空乏層と両方によって、オン電流が流れる経路が狭められる。そのため、トレンチ７を深くすることによってベース領域４と保護拡散領域８との間の距離をある程度確保する必要がある。   When the protective diffusion region 8 is provided in the lower portion of the trench 7, the path through which the on-current flows is narrowed by both the depletion layer extending from the protective diffusion region 8 and the depletion layer extending from the base region 4 at the time of turning on. Therefore, it is necessary to secure a certain distance between the base region 4 and the protective diffusion region 8 by deepening the trench 7.

しかしながら、図１８で示される本実施の形態のように、保護拡散領域８とベース領域４との間に電流拡散層５を備えた場合、保護拡散領域８からの空乏層とベース領域４からの空乏層との伸びを電流拡散層５によって縮小することが出来るため、トレンチ７を浅く形成することが可能となる。   However, when the current diffusion layer 5 is provided between the protective diffusion region 8 and the base region 4 as in the present embodiment shown in FIG. 18, the depletion layer from the protective diffusion region 8 and the base region 4 Since the extension with the depletion layer can be reduced by the current diffusion layer 5, the trench 7 can be formed shallow.

トレンチ７を浅く形成すると、トレンチ７の底部が基板１から遠ざかり、トレンチ７底部のゲート絶縁膜９の電界強度を低減できるので、ゲート絶縁膜９の信頼性を向上することができる。さらに、トレンチ７下部に形成した保護拡散領域８にかかる電界も緩和され、耐圧を向上できる。   When the trench 7 is formed shallowly, the bottom of the trench 7 moves away from the substrate 1 and the electric field strength of the gate insulating film 9 at the bottom of the trench 7 can be reduced, so that the reliability of the gate insulating film 9 can be improved. Furthermore, the electric field applied to the protective diffusion region 8 formed in the lower portion of the trench 7 is also relaxed, and the breakdown voltage can be improved.

保護拡散領域８を備えた場合、オン時に保護拡散領域８と電界緩和ウェル２５との間の電流経路も狭められるが、本実施の形態を用いた図１８の構造の場合、電流拡散層５による空乏層縮小の効果と、電界緩和ウェル２５のテーパー形状によって、電流経路の縮小を抑制することが出来る。したがって、トレンチ７の底部のゲート絶縁膜９に印加される電界を十分緩和しながら、オン抵抗の増大を抑制することができる。   When the protective diffusion region 8 is provided, the current path between the protective diffusion region 8 and the electric field relaxation well 25 is also narrowed when turned on. However, in the case of the structure of FIG. The reduction of the current path can be suppressed by the effect of reducing the depletion layer and the tapered shape of the electric field relaxation well 25. Therefore, an increase in on-resistance can be suppressed while sufficiently relaxing the electric field applied to the gate insulating film 9 at the bottom of the trench 7.

図１２で示される従来構造と、図１８で示される本実施の形態を用いた構造において、オフ時の耐圧印加時にゲート絶縁膜９に印加される最大電界強度Ｅｏｘ［ＭＶ／ｃｍ］と、オン時のオン抵抗Ｒｏｎ［ｍΩｃｍ２］とをシミュレーションにより計算した。オン抵抗をいずれの構造とも１．８ｍΩｃｍ２になるように、図１８における電流拡散層５の濃度及び厚みを設定した場合、最大電界強度は図１２の従来構造では４．８ＭＶ／ｃｍであったのに対し、図１８の構造では２．８ＭＶ／ｃｍに低減できると分かった。このように、本実施の形態を用いれば、ゲート絶縁膜９に印加される電界とオン抵抗とのトレードオフ関係を改善することが出来る。In the conventional structure shown in FIG. 12 and the structure using the present embodiment shown in FIG. 18, the maximum electric field strength E ox [MV / cm] applied to the gate insulating film 9 when the withstand voltage is turned off, The on-resistance R on [mΩcm 2 ] when turned on was calculated by simulation. When the concentration and thickness of the current diffusion layer 5 in FIG. 18 are set so that the on-resistance is 1.8 mΩcm 2 in any structure, the maximum electric field strength is 4.8 MV / cm in the conventional structure in FIG. On the other hand, it was found that the structure of FIG. 18 can be reduced to 2.8 MV / cm. Thus, by using this embodiment, the trade-off relationship between the electric field applied to the gate insulating film 9 and the on-resistance can be improved.

尚、本実施の形態では電流拡散層５はベース領域４および電界緩和ウェル２５の底部に接するように形成されたが、接してなくてもベース領域４および電界緩和ウェル２５の下方に形成されていれば良い。   In the present embodiment, the current diffusion layer 5 is formed so as to be in contact with the base region 4 and the bottom of the electric field relaxation well 25, but is formed below the base region 4 and the electric field relaxation well 25 even if not in contact. Just do it.

また、本発明の実施の形態３では本発明の実施の形態１または２と相違する部分について説明し、同一または対応する部分についての説明は省略した。   Further, in the third embodiment of the present invention, portions different from the first or second embodiment of the present invention are described, and descriptions of the same or corresponding portions are omitted.

実施の形態４．
図１９は、本実施の形態４に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置は、横方向に濃度プロファイルを有する電流拡散層５を備えたことを特徴とする。それ以外については、実施の形態１から３と同様である。本実施の形態によれば、オン抵抗の増大を抑制できる効果がより大きく得られる。Embodiment 4 FIG.
FIG. 19 is a cross-sectional view showing the semiconductor device according to the fourth embodiment. The semiconductor device according to the present embodiment includes a current diffusion layer 5 having a concentration profile in the lateral direction. The rest is the same as in the first to third embodiments. According to the present embodiment, the effect of suppressing an increase in on-resistance can be obtained more greatly.

図１９のように、本実施の形態４に係る半導体装置はｎ型の電流拡散層５を備え、当該電流拡散層５は、トレンチ側壁に近い位置に設けられた低濃度領域５ａと、トレンチ側壁から遠い位置に設けられた高濃度領域５ｂとからなる。図１９では、横方向に２段階の濃度プロファイルとしたが、トレンチ７の側壁から離れていくに従い、階調を持って高濃度となるように形成されていれば２段階でなくてもよい。つまり、２段階以上の複数の濃度段階を有して複数のステップ状に変化しても良いし、また、ステップ状ではなく徐々に連続的に変化していても良い。   As shown in FIG. 19, the semiconductor device according to the fourth embodiment includes an n-type current diffusion layer 5. The current diffusion layer 5 includes a low-concentration region 5a provided near the trench sidewall, and the trench sidewall. And a high concentration region 5b provided at a position far from the center. In FIG. 19, the concentration profile has two levels in the horizontal direction. However, it does not have to be two levels as long as it is formed so as to have a high density with gradation as it moves away from the sidewall of the trench 7. In other words, it may have a plurality of density levels of two or more levels and change in a plurality of steps, or may change gradually and continuously instead of in a step shape.

電流拡散層５がステップ状の濃度変化を有するためには、電流拡散層５を作製する際に、複数の注入マスクを使用して複数回のイオン注入を実施すれば良い。電流拡散層５が連続的な濃度変化を有する場合には、注入マスクとしてグレートーンマスクなどの多階調マスクを用いれば良い。   In order for the current diffusion layer 5 to have a step-like concentration change, a plurality of ion implantations may be performed using a plurality of implantation masks when the current diffusion layer 5 is manufactured. When the current diffusion layer 5 has a continuous density change, a multi-tone mask such as a gray-tone mask may be used as the implantation mask.

本実施の形態４に係る半導体装置によれば、トレンチ７底部に近い電流拡散層５の不純物濃度は低く、トレンチ７底部に遠い電流拡散層５の不純物濃度は高いので、トレンチ７底部のゲート絶縁膜９の電界緩和効果を大きくしながら、電流拡散層５の不純物濃度の高い高濃度領域５ｂでオン電流を拡げることができる。その結果、高濃度領域５ｂにおけるオン電流密度を増大させる効果が得られるため、オン抵抗をより小さくすることが出来る。   In the semiconductor device according to the fourth embodiment, the impurity concentration of the current diffusion layer 5 near the bottom of the trench 7 is low and the impurity concentration of the current diffusion layer 5 far from the bottom of the trench 7 is high. While increasing the electric field relaxation effect of the film 9, the on-current can be expanded in the high concentration region 5b of the current diffusion layer 5 having a high impurity concentration. As a result, an effect of increasing the on-current density in the high concentration region 5b can be obtained, so that the on-resistance can be further reduced.

すなわち、本実施の形態では、電界緩和効果を大きくするためにトレンチ７底部に近い電流拡散層５の不純物濃度を比較的低くすることによって、オフ時にベース領域４からトレンチ７底部へ伸びる空乏層を維持し、さらに、トレンチ７底部に遠い電流拡散層５の不純物濃度を高くすることによって、オン時に当該領域のオン電流の拡散を促進し、オン抵抗を小さくすることができる。   That is, in the present embodiment, the depletion layer extending from the base region 4 to the bottom of the trench 7 at the time of off is reduced by relatively reducing the impurity concentration of the current diffusion layer 5 near the bottom of the trench 7 in order to increase the electric field relaxation effect. Further, by increasing the impurity concentration of the current diffusion layer 5 far from the bottom of the trench 7, it is possible to promote the diffusion of the on-current in the region at the time of turning on and reduce the on-resistance.

尚、本発明の実施の形態４では本発明の実施の形態１から３と相違する部分について説明し、同一または対応する部分についての説明は省略した。   In the fourth embodiment of the present invention, portions different from the first to third embodiments of the present invention are described, and descriptions of the same or corresponding portions are omitted.

実施の形態５．
図２０は、本実施の形態５に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置は、電流拡散層５がトレンチ７側壁と離間して形成されていることを特徴とする。それ以外については、実施の形態１から４と同様である。本実施の形態によれば、ゲート絶縁膜９の電界をより緩和する効果が得られる。Embodiment 5. FIG.
FIG. 20 is a cross-sectional view showing the semiconductor device according to the fifth embodiment. The semiconductor device according to the present embodiment is characterized in that the current diffusion layer 5 is formed apart from the trench 7 side wall. The rest is the same as in the first to fourth embodiments. According to the present embodiment, an effect of further relaxing the electric field of the gate insulating film 9 can be obtained.

図２０の構造は、ｎ型の電流拡散層５を作製する際に、トレンチ７側壁と離間するように形成した注入マスクを使用してイオン注入することによって得られる。   The structure of FIG. 20 is obtained by ion implantation using an implantation mask formed so as to be separated from the side wall of the trench 7 when the n-type current diffusion layer 5 is manufactured.

あるいは、電流拡散層５をエピタキシャル成長により形成する際は、ｎ型のエピタキシャル層を、電流拡散層５を形成したい部分に部分的に形成するか、ｎ型のエピタキシャル層を全面に形成し、エッチングによって電流拡散層５を形成し、その上にベース領域４を再度エピタキシャル成長する。このような方法を用いることで、図２０に示すような、トレンチ７側壁のＭＯＳチャネル領域直下には、電流拡散層５が形成されていない構造を形成することができる。   Alternatively, when the current diffusion layer 5 is formed by epitaxial growth, the n-type epitaxial layer is partially formed in a portion where the current diffusion layer 5 is to be formed, or the n-type epitaxial layer is formed on the entire surface and etched. The current diffusion layer 5 is formed, and the base region 4 is epitaxially grown again thereon. By using such a method, a structure in which the current diffusion layer 5 is not formed can be formed immediately below the MOS channel region on the side wall of the trench 7 as shown in FIG.

本実施の形態に係る半導体装置によれば、トレンチ７の側壁に高濃度である電流拡散層５が接することがないので、トレンチ７の側壁のゲート絶縁膜９にかかる電界強度を低減することができる。   In the semiconductor device according to the present embodiment, since the high-concentration current diffusion layer 5 does not contact the sidewall of the trench 7, the electric field strength applied to the gate insulating film 9 on the sidewall of the trench 7 can be reduced. it can.

電流拡散層５とベース領域４とをイオン注入によって形成する場合には、ベース領域４と電流拡散層５との境界であるｐｎ界面は、ｐ型不純物濃度とｎ型不純物濃度の大小によって実効的に決まる。ベース領域４と電流拡散層５の不純物プロファイルによっては不純物濃度の大小関係によってｐｎ界面がベース領域４側に浅く形成され、チャネル長が設計値より短くなってしまう場合がある。   When the current diffusion layer 5 and the base region 4 are formed by ion implantation, the pn interface that is the boundary between the base region 4 and the current diffusion layer 5 is effective depending on the p-type impurity concentration and the n-type impurity concentration. It is decided. Depending on the impurity profile of the base region 4 and the current diffusion layer 5, the pn interface may be shallowly formed on the base region 4 side due to the relationship of the impurity concentration, and the channel length may be shorter than the design value.

本実施の形態に係る半導体装置によれば、ＭＯＳチャネル領域直下に電流拡散層５が形成されていないため、チャネル長を設計値に制御性よく形成することができ、意図しない短チャネル効果やパンチスルー破壊の抑制、短絡耐量の向上などの効果が得られる。   In the semiconductor device according to the present embodiment, since the current diffusion layer 5 is not formed immediately below the MOS channel region, the channel length can be formed with good controllability to the design value, and unintended short channel effects and punches can be formed. Effects such as suppression of through breakage and improvement of short-circuit resistance can be obtained.

尚、本発明の実施の形態５では本発明の実施の形態１から４と相違する部分について説明し、同一または対応する部分についての説明は省略した。   In the fifth embodiment of the present invention, portions different from the first to fourth embodiments of the present invention are described, and descriptions of the same or corresponding portions are omitted.

１ 基板、２ エピタキシャル層、２ａ ドリフト層、３ 掘り込み部、４ ベース領域、５ 電流拡散層、５ａ 高濃度領域、５ｂ 低濃度領域、６ ソース領域、７ トレンチ、８ 保護拡散領域、９ ゲート絶縁膜、１０ ゲート電極、１１ 層間絶縁膜、１２ ソース電極、１３ ドレイン電極、１４ シリコン酸化膜、１５ マスク、１６ ＲＩＥマスク、２２ オーミック電極、２５ 電界緩和ウェル。   1 substrate, 2 epitaxial layer, 2a drift layer, 3 digging portion, 4 base region, 5 current diffusion layer, 5a high concentration region, 5b low concentration region, 6 source region, 7 trench, 8 protective diffusion region, 9 gate insulation Film, 10 gate electrode, 11 interlayer insulating film, 12 source electrode, 13 drain electrode, 14 silicon oxide film, 15 mask, 16 RIE mask, 22 ohmic electrode, 25 electric field relaxation well.

この発明に係る半導体装置は、基板と、基板上に設けられた第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース領域と、ベース領域内に位置する第１導電型のソース領域と、ベース領域とソース領域とを貫通するトレンチと、前記トレンチと離間して、ベース領域より深い位置に形成された第２導電型の電界緩和ウェルと、トレンチの内壁に形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、を備え、電界緩和ウェルは、横方向の幅が底部から上部に向かって拡がる形状を有する。前記電界緩和ウェルの側面の少なくとも一部がテーパー形状であり、前記電界緩和ウェルの前記テーパー形状の底面と側面とのなす角度が１１０°以上１６０°以下である。
The semiconductor device according to the present invention includes a substrate, a first conductivity type drift layer provided on the substrate, a second conductivity type base region formed on the drift layer, and a first region located in the base region. A conductive type source region, a trench penetrating the base region and the source region, a second conductive type field relaxation well formed at a position deeper than the base region and spaced from the trench, and formed on the inner wall of the trench And the gate electrode embedded in the trench through the gate insulating film, and the electric field relaxation well has a shape in which the lateral width expands from the bottom to the top . At least a part of the side surface of the electric field relaxation well has a tapered shape, and an angle between the tapered bottom surface and the side surface of the electric field relaxation well is 110 ° to 160 ° .

Claims (11)

基板と、
前記基板上に設けられた第１導電型のドリフト層と、
前記ドリフト層上に形成された第２導電型のベース領域と、
前記ベース領域内に位置する第１導電型のソース領域と、
前記ベース領域と前記ソース領域とを貫通するトレンチと、
前記トレンチと離間して、前記ベース領域より深い位置に形成された第２導電型の電界緩和ウェルと、
前記トレンチの内壁に形成されたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
を備え、
前記電界緩和ウェルは、横方向の幅が底部から上部に向かって拡がる形状である、
半導体装置。A substrate,
A first conductivity type drift layer provided on the substrate;
A base region of a second conductivity type formed on the drift layer;
A source region of a first conductivity type located in the base region;
A trench penetrating the base region and the source region;
A second conductivity type field relaxation well formed at a position deeper than the base region and spaced apart from the trench;
A gate insulating film formed on the inner wall of the trench;
A gate electrode embedded in the trench through the gate insulating film;
With
The electric field relaxation well has a shape in which a lateral width expands from the bottom toward the top.
Semiconductor device. 前記電界緩和ウェルは、側面の少なくとも一部がテーパー形状であること
を特徴とする請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein at least a part of a side surface of the electric field relaxation well has a tapered shape. 前記電界緩和ウェルは、底面と側面とのなす角度が１１０°以上１６０°以下であるテーパー形状を有すること
を特徴とする請求項２に記載の半導体装置。The semiconductor device according to claim 2, wherein the electric field relaxation well has a tapered shape in which an angle between a bottom surface and a side surface is 110 ° or more and 160 ° or less. 前記トレンチの底部の下方に形成された第２導電型の保護拡散領域を備えたこと
を特徴とする請求項１から３のいずれか１項に記載の半導体装置。The semiconductor device according to claim 1, further comprising a protective diffusion region of a second conductivity type formed below the bottom of the trench. 前記電界緩和ウェルは、底部が前記保護拡散領域の底部より浅い位置に形成されていること
を特徴とする請求項４に記載の半導体装置。The semiconductor device according to claim 4, wherein a bottom portion of the electric field relaxation well is formed at a position shallower than a bottom portion of the protective diffusion region. 前記ベース領域及び前記電界緩和ウェルの下方に形成され、前記ドリフト層よりも高い不純物濃度を有する第１導電型の電流拡散層を備えたこと
を特徴とする請求項１から５のいずれか１項に記載の半導体装置。6. The semiconductor device according to claim 1, further comprising a first conductivity type current diffusion layer formed below the base region and the electric field relaxation well and having an impurity concentration higher than that of the drift layer. A semiconductor device according to 1. 前記電流拡散層は、底面が、前記トレンチの底部より浅い位置において前記トレンチの側壁に接するように形成されていること
を特徴とする請求項６に記載の半導体装置。The semiconductor device according to claim 6, wherein the current diffusion layer is formed so that a bottom surface thereof is in contact with a sidewall of the trench at a position shallower than a bottom portion of the trench. 前記電流拡散層は、前記トレンチの側壁から離間して形成されていること
を特徴とする請求項６に記載の半導体装置。The semiconductor device according to claim 6, wherein the current diffusion layer is formed apart from a side wall of the trench. 前記電流拡散層は、前記トレンチの側壁に近い領域より遠い領域において不純物濃度が高いこと
を特徴とする請求項６から８のいずれか１項に記載の半導体装置。The semiconductor device according to claim 6, wherein the current diffusion layer has a high impurity concentration in a region far from a region near the sidewall of the trench. 前記トレンチと離間して、横方向の幅が底部から上部に向かって拡がる形状の掘り込み部を備え、
前記電界緩和ウェルが前記掘り込み部の下方に位置すること
を特徴とする請求項１から９のいずれか１項に記載の半導体装置。Separated from the trench, and provided with a digging portion having a shape in which the lateral width expands from the bottom toward the top,
The semiconductor device according to claim 1, wherein the electric field relaxation well is located below the digging portion. 前記基板は炭化珪素からなること
を特徴とする請求項１から１０のいずれか１項に記載の半導体装置。The semiconductor device according to claim 1, wherein the substrate is made of silicon carbide.
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