JPWO2013076799A1 - Electronic circuit delay measuring apparatus, method, program, and medium - Google Patents
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Abstract
1つの側面では半導体回路等の特定部分の電子回路の遅延時間を測定する回路の規模を抑える。
測定開始で、開始信号付与部50より制御端子20に制御信号が入力され、測定対象回路を含むチョッパ回路14から、測定対象回路の遅延時間に応じたパルス幅のパルスが出力される。遅延回路12はパルス幅を所定幅だけ削減して、チョッパ回路14によりチョップされて再び遅延回路12に入力される。このパルスを、カウンタ回路16が計数する。計算部52は、計数値と遅延回路12のパルス幅削減時間から測定対象回路の遅延時間Twを演算する。測定対象回路を含むチョッパ回路14を設けることにより遅延時間を測定することができる。In one aspect, the scale of a circuit that measures the delay time of a specific portion of an electronic circuit such as a semiconductor circuit is suppressed.
At the start of measurement, a control signal is input from the start signal applying unit 50 to the control terminal 20, and a pulse having a pulse width corresponding to the delay time of the measurement target circuit is output from the chopper circuit 14 including the measurement target circuit. The delay circuit 12 reduces the pulse width by a predetermined width, is chopped by the chopper circuit 14 and is input to the delay circuit 12 again. The counter circuit 16 counts this pulse. The calculation unit 52 calculates the delay time Tw of the circuit to be measured from the count value and the pulse width reduction time of the delay circuit 12. By providing the chopper circuit 14 including the circuit to be measured, the delay time can be measured.
Description
本発明は、電子回路の遅延時間を測定する電子回路の遅延測定装置、方法、プログラム及び媒体に関する。 The present invention relates to an electronic circuit delay measuring apparatus, method, program, and medium for measuring the delay time of an electronic circuit.
近年、集積回路等の半導体回路の動作確認等で半導体回路の遅延を確認することが重要になってきている。例えば、集積回路等の半導体回路の一部の回路または全ての回路について、その回路の遅延の有無に応じて動作を変更させるために、信号遅延の発生の有無を検出する技術が知られている。この技術では、不具合に相当する信号遅延の発生をモニターして、集積回路等の半導体回路の良否判定に利用することもできる。 In recent years, it has become important to confirm the delay of a semiconductor circuit by confirming the operation of a semiconductor circuit such as an integrated circuit. For example, a technique for detecting the presence or absence of signal delay is known in order to change the operation of some or all of a semiconductor circuit such as an integrated circuit in accordance with the presence or absence of the delay of the circuit. . According to this technology, the occurrence of a signal delay corresponding to a defect can be monitored and used for determining the quality of a semiconductor circuit such as an integrated circuit.
ところで、集積回路等の半導体回路の動作の高速化が進むなか、半導体回路自体の遅延時間を把握することが、集積回路等の半導体回路の性能を把握する上で重要になってきている。 By the way, as the operation speed of semiconductor circuits such as integrated circuits increases, it is important to grasp the delay time of the semiconductor circuit itself in order to grasp the performance of the semiconductor circuit such as the integrated circuit.
このために、半導体回路の一部の回路または全ての回路について遅延時間を測定する技術として、リングオシレータを用いる測定装置が知られている。リングオシレータは、測定対象回路を奇数個直列に接続し、入力端と出力端を接続してリング状に構成する。リングオシレータを用いた遅延時間の測定では、まず、リングオシレータの出力周波数から周期を測定する。次に、測定した周期を、リングオシレータを構成する測定対象回路の段数で除算する。この結果により、測定対象回路の1段あたりの遅延時間を求めることができる。 For this reason, a measuring apparatus using a ring oscillator is known as a technique for measuring the delay time of a part of or all of the semiconductor circuits. The ring oscillator is configured in a ring shape by connecting an odd number of measurement target circuits in series and connecting an input end and an output end. In the measurement of delay time using a ring oscillator, first, the period is measured from the output frequency of the ring oscillator. Next, the measured period is divided by the number of stages of the measurement target circuit constituting the ring oscillator. From this result, the delay time per stage of the circuit to be measured can be obtained.
具体的には、直列に接続された奇数個(n個。nは奇数)の測定対象回路の入力端と出力端を接続したリングオシレータの前記出力端を分岐して周波数測定装置を接続する。リングオシレータからは、測定対象回路の段数nに応じた遅延時間(Tdrosc)の2倍を周期とするパルスが出力される。すなわち、周波数測定装置で測定される周波数をfとすると、周期1/f(=2・Tdrosc)となり、1/(2・Tdrosc)の周波数fのパルスが出力される。従って、リングオシレータの遅延時間を直接測定するのではなく、リングオシレータの外部に分岐接続した周波数測定装置で、出力されるパルスの周波数fを測定する。この周波数fを用いて、測定対象回路の接続段数nを除算した結果から測定対象回路1段あたりの遅延時間Td(=Tdrosc/n=1/2nf)を得ることができる。 Specifically, the frequency measurement device is connected by branching the output end of the ring oscillator in which the input end and the output end of the odd number (n, n is an odd number) measurement target circuit connected in series are connected. The ring oscillator outputs a pulse having a cycle of twice the delay time (Tdrosc) corresponding to the number n of stages of the circuit to be measured. That is, if the frequency measured by the frequency measuring device is f, the pulse has a period 1 / f (= 2 · Tdrosc) and a frequency f of 1 / (2 · Tdrosc). Accordingly, the delay time of the ring oscillator is not directly measured, but the frequency f of the output pulse is measured by a frequency measuring device branch connected to the outside of the ring oscillator. Using this frequency f, the delay time Td (= Tdrosc / n = 1 / 2nf) per stage of the measurement target circuit can be obtained from the result of dividing the number n of connection stages of the measurement target circuit.
ここで、nは奇数であれば原理的には何段でもリングオシレータとして形成できる。しかしながら、例えば、測定対象回路がインバータである場合、最近の技術によって想定される遅延時間は20ps(50GHz)程度であり、専用の高周波測定装置を用意しなければならず、簡単に周波数測定を行うことが困難である。この対策として、段数nを増加させることによって調整し、リングオシレータの動作周波数を下げて測定することが行われている。リングオシレータの動作周波数が下がることにより、動作周波数の測定を容易に行うことができる。 Here, if n is an odd number, in principle, any number of stages can be formed as a ring oscillator. However, for example, when the circuit to be measured is an inverter, the delay time assumed by the recent technology is about 20 ps (50 GHz), and a dedicated high-frequency measurement device must be prepared, and frequency measurement is easily performed. Is difficult. As a countermeasure, adjustment is performed by increasing the number of stages n, and measurement is performed by lowering the operating frequency of the ring oscillator. By reducing the operating frequency of the ring oscillator, it is possible to easily measure the operating frequency.
また、集積回路等の半導体回路の動作の高速化に伴って、信号遅延が発生したか否かを判定する技術も知られている。
しかしながら、リングオシレータを用いて遅延時間を測定する技術は、外部からリングオシレータの出力周波数を測定しなければならない。外部からリングオシレータの周波数を簡便に測定するためには、測定対象回路の段数を多くする等の構成を用い、動作周波数をある程度下げなければならない。また、測定対象回路が複数ある場合には、測定対象回路ごとにリングオシレータを構成する必要があり回路規模が増大する。 However, the technique of measuring the delay time using a ring oscillator has to measure the output frequency of the ring oscillator from the outside. In order to easily measure the frequency of the ring oscillator from the outside, it is necessary to reduce the operating frequency to some extent using a configuration such as increasing the number of stages of the circuit to be measured. In addition, when there are a plurality of measurement target circuits, it is necessary to configure a ring oscillator for each measurement target circuit, which increases the circuit scale.
また、測定される遅延時間はリングオシレータ内の測定対象回路の段数による平均値となる。このように、複数の測定対象回路を直列に接続するため、特定部分の測定対象回路についての遅延を測定することができない。そこで、測定対象回路の段数を減少させて精度を上げようとすると、周波数測定装置等の装置のインタフェースにおける動作速度に制限される。つまり、リングオシレータの動作を半導体回路の外(チップ外)に出力するインタフェースの動作速度はリングオシレータの動作周波数より高くする必要がある。このため、測定対象回路の段数を減少させる段数に限界がある。例えば、1つの測定対象回路のみを動作させて、それを外部から観測することは困難である。 Further, the measured delay time is an average value depending on the number of stages of the measurement target circuit in the ring oscillator. As described above, since the plurality of measurement target circuits are connected in series, the delay of the specific part of the measurement target circuit cannot be measured. Therefore, if the accuracy is increased by reducing the number of stages of the circuit to be measured, the operation speed at the interface of an apparatus such as a frequency measuring apparatus is limited. That is, the operation speed of the interface that outputs the operation of the ring oscillator to the outside of the semiconductor circuit (outside of the chip) needs to be higher than the operation frequency of the ring oscillator. For this reason, there is a limit to the number of stages for reducing the number of stages of the circuit to be measured. For example, it is difficult to operate only one measurement target circuit and observe it from the outside.
1つの側面では、半導体回路等の特定部分の電子回路の遅延時間を測定する回路の規模を抑えることを目的とする。 An object of one aspect is to reduce the scale of a circuit that measures the delay time of a specific portion of an electronic circuit such as a semiconductor circuit.
開示の技術は、入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部を備えている。また、開示の技術は、前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部を備えている。パルス出力部は、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力する。そして開示の技術は、前記パルス出力部から出力されるパルスのパルス数を計数する計数部を備えている。 The disclosed technology includes a delay unit that reduces the pulse width of an input pulse by a certain reduction time and outputs the pulse, and connects the output pulse as an input to form a loop. In addition, the disclosed technique is provided on the loop of the delay unit, and when a signal for starting the delay measurement is given, a pulse having a pulse width determined according to the delay time of the electronic circuit to be measured for the delay time is provided. A pulse output unit for outputting is provided. The pulse output unit outputs a pulse having a pulse width determined according to the delay time of the electronic circuit for the input pulse. The disclosed technique includes a counting unit that counts the number of pulses output from the pulse output unit.
1つの実施態様では、半導体回路等の特定部分の電子回路の遅延時間を測定する回路の規模を抑えることができる。 In one embodiment, the scale of a circuit that measures the delay time of a specific portion of an electronic circuit such as a semiconductor circuit can be reduced.
以下、図面を参照して開示の技術の実施形態の一例を詳細に説明する。 Hereinafter, an example of an embodiment of the disclosed technology will be described in detail with reference to the drawings.
(第1実施形態)
図1には本実施形態に係る電子回路の遅延測定装置の一例である半導体回路の遅延測定用回路10の概略構成が示されている。半導体回路の遅延測定用回路10は、m個(mは偶数)のインバータ12Aが直列に接続された遅延部である遅延回路12を備えている。すなわち、本実施形態では、遅延回路12は正論理である。遅延回路12の入力側と出力側とは接続されており、リング状になるよう構成されている。なお、図1の例では、遅延回路12としてインバータ12Aをm個直列接続した場合を説明するが、インバータ12Aに代えてNAND素子を用いてもよい。この遅延回路12の入力側と出力側と間には、遅延測定を開始させるための信号が与えられる制御端子20を有するパルス出力部であるチョッパ回路14が設けられている。チョッパ回路14の入力側は、遅延回路12の出力側に接続される。また、チョッパ回路14の出力側は、遅延回路12の入力側に接続されると共に、計数部であるカウンタ回路16の入力側が接続されている。(First embodiment)
FIG. 1 shows a schematic configuration of a
この半導体回路の遅延測定用回路10は、半導体回路の例えば基板上に直接設けることができる。
The
図2には、遅延回路12のパルスの入力及びパルスの出力がイメージとして示されている。遅延回路12は、入力パルスを或る遅延時間(例えば予め定めた遅延時間)だけ遅延させて出力するものである。本実施形態では、パルスの立ち上がりと立ち下がりの各々の遅延時間を相違させる構成になっている。すなわち、遅延回路12に入力されたパルス22は、パルス24としてある時間だけ遅延されて出力される。図2では、パルスの立ち上がりに対する遅延時間Tupと、パルスの立ち下がりに対する遅延時間Tdownとを示している。
In FIG. 2, the pulse input and pulse output of the
ここでは、遅延時間Tupより遅延時間Tdownが短い場合(Tup>Tdown)を一例として、遅延時間を相違させた場合を示した。なお、遅延時間Tupより遅延時間Tdownが長くして(Tup<Tdown)、遅延時間を相違させる場合もある。この遅延時間の相違は、後述するチョッパ回路14の構成に依存する。また、遅延時間Tupと遅延時間Tdownとを相違させるためには、遅延回路12の構成、すなわち半導体回路におけるPチャネルとNチャネルのバランスを調整することにより、実現できる。このバランス調整により、遅延時間Tupと遅延時間Tdownとの各々の遅延時間を調整することもできる。
Here, the case where the delay times are different is shown as an example when the delay time Tdown is shorter than the delay time Tup (Tup> Tdown). In some cases, the delay time Tdown is longer than the delay time Tup (Tup <Tdown), and the delay times are different. This difference in delay time depends on the configuration of a
図3には、遅延時間Tupと遅延時間Tdownとを相違させるための構成として、インバータ12AとしてCMOSによるインバータ13の一例を示した。なお、図中、VDDとVSSは電源である。このCMOSによるインバータ13は、遅延時間を相違させるために、PチャネルとNチャネルのコンダクタンスを調整する。つまり、PMOS-FET13PのコンダクタンスGmpと、NMOS-FET13NのコンダクタンスGmnとを調整する。
FIG. 3 shows an example of a
具体的には、コンダクタンスを一致させて構成することにより(Gmp=Gmn)、遅延時間Tupと遅延時間Tdownは一致する(Tup=Tdown)。また、PMOS-FET13PのコンダクタンスGmpを、NMOS-FET13NのコンダクタンスGmnより大きくすることで(Gmp>Gmn)、遅延時間Tupが短くなる(つまり、Tup<Tdown)。一方、PMOS-FET13PのコンダクタンスGmpを、NMOS-FET13NのコンダクタンスGmnより小さくすることで(Gmp<Gmn)、遅延時間Tdownが短くなる(つまり、Tup>Tdown)。これらのコンダクタンスの値を調整することで、遅延時間自体を調整することもできる。すなわち、回路設計時に遅延時間及び遅延時間差を決定しておき、回路を製造することができる。
Specifically, by making the conductances coincide (Gmp = Gmn), the delay time Tup and the delay time Tdown coincide (Tup = Tdown). Further, by making the conductance Gmp of the PMOS-
本実施形態では、パルスの立ち上がりとパルスの立ち下がりの遅延時間の差(遅延時間Tupと遅延時間Tdownとを相違)は、チョッパ回路14のチョップ幅が狭まる方向に調整されている。すなわち、後述するパルス出力部として機能するチョッパ回路14から出力されるパルスのパルス幅(チョップ幅)が、遅延時間の差(Tdiff=Tup−Tdown)で削減されるようになっている。
In this embodiment, the difference between the delay time of the pulse rise and the pulse fall (difference between the delay time Tup and the delay time Tdown) is adjusted in the direction in which the chop width of the
図4には、遅延時間Tupと遅延時間Tdownを段階的または選択的に相違させるための構成の一例を示した。ここでは、図3に示すゲート構造のCMOSを4つ並列に接続した回路の一例を説明する。なお、ここでは4つのCMOSについて説明するが、5つ以上または3つ以下でもよい。図4の回路は、図3のCMOSによるインバータ13に、同様の構成のCMOSインバータ13A,13B,13Cを並列接続する構成とする。これらのCMOSインバータ13A,13B,13CのPMOS-FET側はスイッチPS-A,PS-B,PS-Cを介して電源VDDに接続される。また、NMOS-FET側はスイッチNS-A,NS-B,NS-Cを介して電源VSSに接続される。
FIG. 4 shows an example of a configuration for making the delay time Tup and the delay time Tdown different in stages or selectively. Here, an example of a circuit in which four CMOS gate structures shown in FIG. 3 are connected in parallel will be described. Although four CMOSs are described here, five or more or three or less may be used. The circuit of FIG. 4 has a configuration in which
これらのPMOS-FET側のスイッチPS-A,PS-B,PS-C、及びNMOS-FET側のスイッチNS-A,NS-B,NS-Cの何れかを選択することにより、コンダクタンスを段階的または選択的に指定できる。これにより、回路の動作に柔軟に、遅延時間を調整することができる。なお、これらのスイッチは、コントローラでオンオフするようにしてもよく、回路設定によりFET数を指定するようにしてもよい。 By selecting one of these switches PS-A, PS-B, PS-C on the PMOS-FET side and NS-A, NS-B, NS-C on the NMOS-FET side, the conductance is stepped. Can be specified manually or selectively. Thereby, the delay time can be adjusted flexibly in the operation of the circuit. These switches may be turned on / off by a controller, or the number of FETs may be designated by circuit setting.
図5には、チョッパ回路14の構成の一例を示した。図5の例は、パルスの立ち下がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路14は、測定対象回路30の遅延時間に応じてチョップ幅が定まるチョッパを構成するものである。チョッパ回路14は、NAND素子26と28、及び測定対象回路30から構成されている。チョッパ回路14の入力側は、NAND素子26の一方の入力側に接続され、他方の入力側には制御端子20が接続される。NAND素子26の出力側は、測定対象回路30を介してNAND素子28の一方の入力側に接続されると共に、NAND素子28の他方の入力側に接続される。NAND素子28の出力側は、チョッパ回路14の出力側に接続される。この構成により測定対象回路30が有する遅延時間によって、チョッパ回路14のチョップ幅Twが定まることになる。なお、測定対象回路30は、反転する論理で構成している。
FIG. 5 shows an example of the configuration of the
図6には、チョッパ回路14の構成の他の例を示した。図6の回路例は、図5の回路例と同様に、パルスの立ち下がりで動作するパルス出力部としてのチョッパ回路である。図6の回路例は、図5の回路例における、NAND素子26をAND素子32に代替し、かつ、NAND素子28をOR素子34に代替したものである。
FIG. 6 shows another example of the configuration of the
図1に示すカウンタ回路16は、入力されるパルスの立ち上がりまたは立ち下がり若しくはパルス幅を検知してパルス数を計数、例えば積算するものである。このカウンタ回路16は、検出限界を有している。つまり、パルスの立ち上がりまたは立ち下がり若しくはパルス幅を検知する場合、その検出周波数が定められている。従って、所定の高周波を超える周波数のパルスが入力された場合には計数しない。また、パルスが入力されなくなると計数しないのは勿論である。
The
(遅延時間測定処理)
次に、本実施形態における遅延時間測定処理について説明する。(Delay time measurement process)
Next, the delay time measurement process in this embodiment will be described.
まず、半導体回路の遅延測定用回路10は、パルスの立ち上がりとパルスの立ち下がりの遅延時間に差がある遅延回路12のループ内にチョッパ回路14が設けられている。チョッパ回路14が設けられていない場合は、遅延時間(Tup + Tdown)の周期でループ動作する。
First, in the
上記のように、パルスの立ち上がりとパルスの立ち下がりの遅延時間の差は、チョッパ回路14から出力されるパルスのパルス幅(チョップ幅)が狭まる方向に調整されている。このチョッパ回路14から出力されるパルスのパルス幅(チョップ幅)Twを決定するディレイ生成部分に測定対象回路30を用いる(例えば、図5)。チョッパ回路14の出力は遅延回路12とその外部にあるカウンタ回路16を駆動する。このとき、遅延回路12の遅延時間に差がない場合(Tup=Tdown)、チョッパ回路14から出力されたパルス幅(チョップ幅)のパルスで遅延回路12は動作を継続する。
As described above, the difference between the delay time of the pulse rise and the pulse fall is adjusted so that the pulse width (chop width) of the pulse output from the
一方、遅延回路12の遅延時間に差がある場合(Tdiff=|Tup−Tdown|>0)、チョッパ回路14から出力されたパルス幅(チョップ幅)は削減され続ける。すなわち、チョッパ回路14から出力されたパルス幅(チョップ幅)は、遅延回路12を1回通過するごとに削減される。これによって、パルスが遅延回路12を何周かすると、遅延回路12からパルスが出力されず、パルスが消滅する。チョッパ回路14の出力にはカウンタ回路16が接続されており、カウンタ回路16によりパルスの数を計数する。
On the other hand, when there is a difference in the delay time of the delay circuit 12 (Tdiff = | Tup−Tdown |> 0), the pulse width (chop width) output from the
従って、最初のパルス幅から遅延回路12を1回通過するごとに遅延時間差(Tdiff)だけ、パルス幅が削減される。この遅延時間差(Tdiff)が既知つまり予め取得済みであれば、最初のチョップ幅を測定できることになる。この最初のチョップ幅は、測定対象回路30の遅延時間により決定されたパルス幅である。これによって、測定対象回路30の遅延時間Twを求めることができる。遅延回路12のパルスの立ち上がりとパルスの立ち下がりの遅延時間を測定する技術には、既知の技術を用いることができ、例えば特開2007-235908号などがある。遅延回路12のパルスの立ち上がりとパルスの立ち下がりの遅延時間は、予め測定しておけばよい。
Therefore, every time the
次に、遅延時間測定処理について図7及び図8を参照して詳細に説明する。
図7には、半導体回路の遅延測定用回路10を用いた遅延時間測定の流れが示されている。図8には、遅延測定用回路10のチョッパ回路14におけるタイミングチャートが示されている。なお、本実施形態では、遅延時間について、Tw<Tup かつ Tw<Tdown に設定されている。Next, the delay time measurement process will be described in detail with reference to FIGS.
FIG. 7 shows a flow of delay time measurement using the
まず、遅延時間の測定前に、カウンタ回路16の計数値C(カウンタ)はリセット(C=0)しておく。遅延時間測定処理を開始すると、制御端子20を操作して動作をスタートさせる(図7のステップ100)。すなわち、制御端子20へ制御信号を入力する。この制御信号は、遅延時間の測定開始時(動作の最初)のみパルスを入力する(図8の制御信号のタイミングチャート)。
First, before measuring the delay time, the count value C (counter) of the
制御端子20への制御信号の入力によって、チョッパ回路14から、測定対象回路30の遅延時間により定まるパルス幅のパルスが出力される(ステップ102)。チョッパ回路14から出力されるパルスのパルス幅(初回のチョップ幅)は、測定対象回路30の遅延時間Twに相当する。このチョッパ回路14から出力されるパルスはそのまま遅延回路12に入力される。
By inputting a control signal to the
遅延回路12は、パルスのパルス幅を削減する方向に遅延時間に差を有している(Tdiff=|Tup−Tdown|>0)。このため、チョッパ回路14から出力されたパルスは遅延回路12を通過することによって、パルス幅が減少する(ステップ104)。遅延回路12から出力されたパルスは、チョッパ回路14によりチョップされて再び遅延回路12に入力される(ステップ106)。つまり、チョッパ回路14には、遅延時間Tw以下のパルスが入力されるため、チョッパ回路14のディレイ生成部である測定対象回路30のパルスが出力に到着する前に、チョッパ回路14が動作を終える。これにより、2回目以降のチョッパ回路14の動作は、入力されたパルスをそのまま出力することになる。
The
そして、チョッパ回路14の出力に接続されたカウンタ回路16の測定限界まで(ステップ108で肯定されるまで)、カウンタ回路16によりパルスの数を計数する。つまり、カウンタ回路16は、測定限界までチョッパ回路14から出力されるパルス毎に計数値Cを1づつ増加する(ステップ110)。チョッパ回路14から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路16は計数を停止する(ステップ112)。すなわち、Tlimit<Tw−Tdiff・k(kは自然数)となったときにカウンタ回路16は、計数が停止され(ステップ112)、動作が停止される(ステップ114)。
Then, the
従って、図8に示すように、チョッパ回路14から出力されたパルスのパルス幅(チョップ幅)は削減され続ける。このことは、チョップ幅Twが出力されるは初回のみで、その後は遅延時間Tw以下のパルスが入力されるためである。このため、チョッパ回路14のディレイ生成部である測定対象回路30のパルスが出力に到着する前に、チョッパ回路14が動作を終える。このため、動作のたびに遅延時間差Tdiffずつチョップ幅が削減されて出力される。すなわち、チョッパ回路14から出力されたパルスは、遅延回路12を1回通過するごとに、そのパルス幅が削減される。これによって、パルスが遅延回路12を何周かすると、遅延回路12からパルスが出力されず、パルスが消滅する。つまり、遅延回路12の通過回数によるパルス幅の削減時間が、測定対象回路30の遅延時間Twに一致はたは超えると、遅延回路12からパルスは出力されなくなる。このため、カウンタ回路16の計数値Cと既知の遅延時間差Tdiffとから遅延時間Twを求めることができる。
Therefore, as shown in FIG. 8, the pulse width (chop width) of the pulse output from the
以上のことから、遅延時間Twは次式で表すことができる。
Tw= Tdiff・C+Tlimit
但し、Twは、測定対象回路30の遅延時間(チョッパ回路14のチョップ幅)である。Cは、カウンタ回路16が停止したときの計数値(測定結果)である。Tdiff は、遅延回路12のパルスの立ち上がりと立ち下がりの遅延時間差(既知)である。Tlimitは、カウンタ回路16の動作限界パルス幅(既知)である。From the above, the delay time Tw can be expressed by the following equation.
Tw = Tdiff · C + Tlimit
However, Tw is the delay time of the measurement target circuit 30 (the chop width of the chopper circuit 14). C is a count value (measurement result) when the
なお、上記では、カウンタ回路16は初回のパルスも計数する。すなわち、制御端子20への制御信号の入力によって、チョッパ回路14から、測定対象回路30の遅延時間により定まるパルス幅のパルスが出力される。このため、これを計数しないように構成してもよい。例えば、カウンタ回路16の計数値Cから「1」減算する。また、最初のチョップ回路のパルスにより、カウンタ回路16をリセットするようにしてもよい。
In the above, the
また、遅延時間の設定について、Tw<<Tdiff とすることで、遅延時間測定の精度を向上することができる。また、カウンタ回路16の測定間隔は、Tup + Tdown以上の時間とし、続けてカウンタ回路16の値が変わらなければ、カウンタ回路16は動作を停止したと判断することができる。
In addition, regarding the setting of the delay time, by setting Tw << Tdiff, the accuracy of the delay time measurement can be improved. The measurement interval of the
このように、チョッパ回路14から出力されるパルス幅(チョップ幅)を決定するディレイ生成部分に任意の回路(測定対象回路)を挿入することにより遅延時間を測定することが可能になる。
As described above, it is possible to measure the delay time by inserting an arbitrary circuit (measurement target circuit) in the delay generation portion that determines the pulse width (chop width) output from the
また、本実施形態によれば、チョッパ回路14におけるディレイ生成部分に測定対象回路を挿入するのみでよいので、遅延時間を測定するために、測定対象回路自体をリングオシレータの構成とする必要はない。なお、本実施形態では、チョッパ回路14におけるディレイ生成部分に測定対象回路を挿入する構成としたが、チョッパ回路14が測定対象回路を構成要素とする必要はない。すなわちチョッパ回路14に測定対象回路が外部から接続されるようにしてもよい。
Further, according to the present embodiment, it is only necessary to insert the measurement target circuit into the delay generation portion of the
また、本実施形態によれば、リングオシレータに代えてインバータによる遅延回路のみでよく、回路規模を減らすことができる。測定対象回路の規模が大きい場合、回路全体の規模を大幅に減らすことが可能となる。単純にトランジスタ数で比較すると、トランジスタ2つによるインバータを考える。この場合、測定対象回路のトランジスタ数をA、リングオシレータの段数をn、その他制御回路に用いたトランジスタ数の差をDとする。このようにすると、従来例のリングオシレータに比べて次式に示す分だけトランジスタ数の削減効果がある。
A・n−(A+2・n)−DFurther, according to the present embodiment, only a delay circuit using an inverter may be used in place of the ring oscillator, and the circuit scale can be reduced. When the scale of the circuit to be measured is large, the scale of the entire circuit can be greatly reduced. When the number of transistors is simply compared, an inverter with two transistors is considered. In this case, A is the number of transistors in the circuit to be measured, n is the number of stages of the ring oscillator, and D is the difference in the number of transistors used in the control circuit. In this way, the number of transistors can be reduced by the amount shown in the following equation compared to the conventional ring oscillator.
A · n- (A + 2 · n) -D
また、本実施形態によれば、チョッパ回路14におけるディレイ生成部分に測定対象回路を挿入するのみでよいので、平均値でなく、当該測定対象回路の実遅延時間を測定することができる。つまり、測定対象回路を複数段数直列接続して測定した遅延時間から平均遅延時間を求めることを必要としない。
In addition, according to the present embodiment, since it is only necessary to insert the measurement target circuit into the delay generation portion of the
なお、半導体回路の遅延測定用回路10を、半導体回路の例えば基板上に直接設ける場合、カウンタ回路16に計数値を表示する表示器を含む構成により、カウンタ回路16の計数値Cを取得できる。この計数値Cと既知の遅延時間差Tdiffとから遅延時間Twを求めることができる。また、カウンタ回路16に計数値を出力するインタフェースを含む構成とすることにより、カウンタ回路16の計数値Cを外部より取得できる。この計数値Cの取得は単なる信号読み取りでよく、その周波数は、高周波数が要求されない。このため、取得した計数値Cと既知の遅延時間差Tdiffとから遅延時間Twを、外部で簡単に求めることができる。
When the
(第2実施形態)
次に、第2実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。(Second Embodiment)
Next, a second embodiment will be described. Since the present embodiment has substantially the same configuration as the above-described embodiment, the same portions are denoted by the same reference numerals and detailed description thereof is omitted.
図9には、本実施形態にかかるチョッパ回路14の構成の一例を示した。図9の例は、パルスの立ち上がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路14は、測定対象回路30の遅延時間に応じてチョップ幅が定まるチョッパを構成するものである。チョッパ回路14は、OR素子36,AND素子38、及び測定対象回路30から構成されている。チョッパ回路14の入力側は、OR素子36の一方の入力側に接続され、他方の入力側には制御端子20が接続される。OR素子36の出力側は、測定対象回路30を介してAND素子38の一方の入力側に接続されると共に、AND素子38の他方の入力側に接続される。AND素子38の出力側は、チョッパ回路14の出力側に接続される。この構成により測定対象回路30が有する遅延時間によって、チョッパ回路14のチョップ幅Twが定まることになる。
FIG. 9 shows an example of the configuration of the
図10には、本実施形態にかかるチョッパ回路14の構成の他の例を示した。図10の回路例は、図9の回路例と同様に、パルスの立ち上がりで動作するパルス出力部としてのチョッパ回路である。図10の回路例は、図9の回路例における、OR素子36をNOR素子40に代替し、かつAND素子38をNOR素子42に代替したものである。
FIG. 10 shows another example of the configuration of the
(遅延時間測定処理)
次に、本実施形態における遅延時間測定処理について説明する。なお、本実施形態と上記第1実施形態との相違は、信号の論理である。この本実施形態にかかる遅延時間測定処理について図11を参照して詳細に説明する。(Delay time measurement process)
Next, the delay time measurement process in this embodiment will be described. The difference between the present embodiment and the first embodiment is the signal logic. The delay time measurement process according to this embodiment will be described in detail with reference to FIG.
図11には、遅延測定用回路10のチョッパ回路14におけるタイミングチャートが示されている。
FIG. 11 shows a timing chart in the
まず、遅延時間の測定前に、カウンタ回路16の計数値C(カウンタ)はリセットし、制御端子20を操作して動作をスタートさせる。すなわち、制御端子20へ制御信号を入力する。この制御信号は、図11に示すように正論理の信号である。
First, before measuring the delay time, the count value C (counter) of the
制御端子20への制御信号の入力によって、チョッパ回路14から、測定対象回路30の遅延時間により定まるパルス幅Twのパルスが遅延回路12へ出力される。遅延回路12は、パルスのパルス幅の削減方向に遅延時間差Tdiffを有する。このため、チョッパ回路14から出力されたパルスは遅延回路12を通過することによって、パルス幅が減少する。遅延回路12から出力されたパルスは、チョッパ回路14によりチョップされて再び遅延回路12に入力される。
By inputting a control signal to the
そして、チョッパ回路14の出力に接続されたカウンタ回路16の測定限界まで、カウンタ回路16によりパルスの数を計数する。チョッパ回路14から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路16は計数を停止する(Tlimit<Tw−Tdiff・k)。
Then, the
従って、チョッパ回路14から出力されたパルスのパルス幅(チョップ幅)は削減され、パルスが遅延回路12を何周かすると、パルスが消滅し、カウンタ回路16の計数値が停止する。このカウンタ回路16の計数値Cと既知の遅延時間差Tdiffとから遅延時間Twを求めることができる。
Therefore, the pulse width (chop width) of the pulse output from the
(第3実施形態)
次に、第3実施形態を説明する。本実施形態は、上記第1実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。(Third embodiment)
Next, a third embodiment will be described. Since this embodiment has substantially the same configuration as that of the first embodiment, the same parts are denoted by the same reference numerals and detailed description thereof is omitted.
図12には本実施形態に係る電子回路の遅延測定装置の一例である遅延測定装置11の概略構成が示されている。本実施形態にかかる遅延測定装置11は、半導体回路の遅延測定用回路10の構成に加えて、演算部18を有している。半導体回路の遅延測定用回路10に含まれるカウンタ回路16の出力側は演算部18の入力側に接続されている。演算部18の制御側は、制御端子20に接続されている。
FIG. 12 shows a schematic configuration of a
演算部18は、遅延時間測定処理を制御すると共に、測定対象回路30の遅延時間を求めて出力するものである。この演算部18は、半導体回路の遅延測定用回路10と同様に半導体回路の例えば基板上に直接設けることができる。
The
この演算部18は、測定対象回路30の遅延時間の計算及び制御を担当する計算部52を備えている。また、演算部18は、制御端子20へ遅延時間測定の開始信号を付与する開始信号付与部50を備えている。この開始信号付与部50は、計算部52からの指示により、開始信号を出力するようになっている。また、演算部18は、遅延回路12におけるパルス幅の削減時間を取得するための取得部54を備えている。この取得部54で出力した削減時間は、遅延回路12をパルス1回通過するごとに、そのパルス幅が削減される遅延時間差(Tdiff)に対応する。取得部54は計算部52に、取得した削減時間(遅延時間差Tdiff)が入力されるように接続されている。
The
なお、本実施形態では、演算部18が記憶部56を備え、記憶部56に削減時間(遅延時間差Tdiff)が記憶されている場合を説明する。この記憶部56を入力部に代えて、遅延回路12のパルス幅の削減時間を入力するようにしてもよい。
In the present embodiment, a case where the
計算部52は、カウンタ回路16の出力側が接続されている。計算部52には、カウンタ回路16から出力される信号が入力されるように接続することができる。また、計算部52がカウンタ回路16の計数値を参照するように接続してもよい。計算部52は、計算結果を信号として出力するようになっている。この計算部52の出力信号は、測定が完了したことを示す終了信号や、測定完了した遅延時間を出力することができる。なお、計算部52が測定完了した遅延時間を確認できる構成を含む場合、計算部52の出力信号は、遅延時間を測定完了したときに出力される終了信号のみでもよい。計算部52が測定完了した遅延時間を確認できる構成の一例としては、遅延時間を表示させる表示器がある。
The
本実施形態では、演算部18の計算部52は、CPUやRAM等のメモリを含んで構成されている。メモリには、詳細を後述する遅延測定処理プログラムが記憶される。また計算部52は、カウンタ回路16に接続するためのインタフェースを有し、開始信号付与部50は制御端子20に接続するためのインタフェースを有している。なお、演算部18は、出力デバイスの一例の表示装置であるディスプレイ、入力部としてのキーボードやマウスを接続することができる。
In this embodiment, the
なお、演算部18は、上記のように半導体回路の例えば基板上に直接設けてもよいが、独立した装置で構成してもよい。
In addition, although the calculating
(遅延時間測定処理)
次に、本実施形態における遅延時間測定処理について説明する。図13には、演算部18の計算部52で実行される遅延測定処理の流れをフローチャートとして示した。(Delay time measurement process)
Next, the delay time measurement process in this embodiment will be described. In FIG. 13, the flow of the delay measurement process executed by the
まず、遅延時間測定処理が開始されると、図13の処理ルーチンが実行され、遅延時間の測定前に、カウンタ回路16の計数値C(カウンタ)をリセット(C=0)し、ステップ200へ進む。ステップ200では、制御端子20を操作して動作をスタートさせるために、制御端子20に制御信号が入力されるように、開始信号付与部50へ指示信号を出力する。
First, when the delay time measurement process is started, the processing routine of FIG. 13 is executed. Before the delay time is measured, the count value C (counter) of the
上述のように、制御端子20への制御信号の入力により、チョッパ回路14から、測定対象回路30の遅延時間により定まるパルス幅のパルスが出力される。チョッパ回路14はパルス幅(初回のチョップ幅:測定対象回路30の遅延時間Twに相当する)のパルスを遅延回路12に出力する。遅延回路12は、パルスのパルス幅を遅延時間差(Tdiff)だけ削減する。遅延回路12から出力されたパルスは、チョッパ回路14によりチョップされて再び遅延回路12に入力される。このパルスを、カウンタ回路16は、測定限界まで計数する(計数値C)。チョッパ回路14から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路16は計数を停止する。
As described above, when the control signal is input to the
演算部18の計算部52は、ステップ202へ進み、カウンタ回路16で計数された計数値Cを読み取る。次のステップ204では、上記ステップ202で読み取った計数値Cが前回の計数値Cから変化がないか否かを判断する。このステップ204では、計数値Cが増加しているか否かを判断する。ステップ204で否定されると、ステップ206で所定時間待機した後にステップ202へ戻る。ステップ206の所定時間は、リング状に構成された遅延回路12の周期より長い時間が設定される。これにより、計数値Cが増加していないときは、前回のチョッパ回路14から出力されたパルスが消滅またはカウンタ回路16の測定限界のパルスになったと判断できる。
The
次のステップ208では、計算部52は遅延時間Twを演算する。まず、カウンタ回路16の計数値C、及び測定限界のパルス幅Tlimitを取得する。次に遅延回路12の遅延時間差Tdiffを取得する。そして、上記の式に従って、遅延時間Twを演算する(Tw= Tdiff・C+Tlimit)。次のステップ210では、計算部52は、計算結果を信号として出力する。すなわち、計算部52は、測定が完了したことを示す終了信号や、測定完了した遅延時間を示す信号を出力する。
In the
このように、本実施形態によれば、演算部を備えることによって、簡単に、測定対象回路の遅延時間を求めることができる。 As described above, according to the present embodiment, the delay time of the circuit to be measured can be easily obtained by providing the arithmetic unit.
また、また、演算部を別個の構成とすることで、半導体回路に組み入れる回路を単純化でき、装置較正を簡略化することができる。 In addition, since the arithmetic unit has a separate configuration, the circuit incorporated in the semiconductor circuit can be simplified, and the apparatus calibration can be simplified.
なお、本実施形態は、上記第2実施形態にも適用可能であることは勿論である。 Needless to say, this embodiment is also applicable to the second embodiment.
(第4実施形態)
次に、第4実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。(Fourth embodiment)
Next, a fourth embodiment will be described. Since the present embodiment has substantially the same configuration as the above-described embodiment, the same portions are denoted by the same reference numerals and detailed description thereof is omitted.
本実施形態は、複数の測定対象回路の遅延時間Twを求めるものである。 In the present embodiment, the delay times Tw of a plurality of measurement target circuits are obtained.
図14には、本実施形態にかかるチョッパ回路14の構成の一例を示した。図14の例は、パルスの立ち下がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路14は、NAND素子26と28、及び測定対象回路30Aと測定対象回路30Bとを含む測定対象回路30から構成されている。NAND素子26の出力側は、入力側切替部60に接続されている。また、NAND素子28の一方の入力側には、出力側切替部62が接続されている。入力側切替部60と出力側切替部62には、測定対象回路30Aと測定対象回路30Bとが接続されている。入力側切替部60,及び出力側切替部62の制御側には、切替信号が入力されるように接続されている。
FIG. 14 shows an example of the configuration of the
この切替信号は、上述の計算部52から出力されるようにしてもよく、独立して入力されるようにしてもよい。この切替信号の入力により、測定対象回路30Aと測定対象回路30Bの接続が切り替えられる。すなわち、測定対象回路30Aを指定する切替信号によって、NAND素子26の出力側が測定対象回路30Aを介してNAND素子28の一方の入力側に接続される。一方、測定対象回路30Bを指定する切替信号によって、NAND素子26の出力側が測定対象回路30Bを介してNAND素子28の一方の入力側に接続される。
This switching signal may be output from the
なお、図14の例では、及び測定対象回路30Aと測定対象回路30Bとの2つを含む測定対象回路30を示したが、3つ以上の測定対象回路を含む構成としてもよい。また、図14の例では、入力側切替部60を設けた場合を説明したが、60を設けることなく、NAND素子26の出力側を、測定対象回路30Aと測定対象回路30Bとの各々の入力側に共通して接続してもよい。
In the example of FIG. 14, the
(遅延時間測定処理)
次に、本実施形態における遅延時間測定処理について説明する。(Delay time measurement process)
Next, the delay time measurement process in this embodiment will be described.
まず、本実施形態では、遅延時間の測定前に、測定対象回路30Aまたは測定対象回路30Bを測定するための切替信号を出力する。ここでは測定対象回路30Aの遅延時間を測定するための切替信号を出力するものとする。次に、カウンタ回路16の計数値Cをリセットし、制御端子20を操作して動作をスタートさせる。すなわち、制御端子20への制御信号の入力により、チョッパ回路14から、測定対象回路30Aの遅延時間により定まるパルス幅のパルスが出力される。チョッパ回路14は測定対象回路30Aの遅延時間Twに相当するパルスを遅延回路12に出力する。
First, in the present embodiment, before the delay time is measured, a switching signal for measuring the
遅延回路12は、パルスのパルス幅を遅延時間差(Tdiff)だけ削減する。遅延回路12から出力されたパルスは、チョッパ回路14によりチョップされて再び遅延回路12に入力される。このパルスを、カウンタ回路16は、測定限界まで計数する(計数値C)。チョッパ回路14から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路16は計数を停止する。この計数値が測定対象回路30Aの計数値CAである。同様に、測定対象回路30Bの遅延時間を測定するための切替信号を出力し、カウンタ回路16の計数値CBを得る。
The
これによって、測定対象回路30Aと測定対象回路30Bとの各々の遅延時間Twを求めることができる。
As a result, the delay times Tw of the
このように、チョッパ回路14から出力されるパルス幅(チョップ幅)を決定するディレイ生成部分に複数の測定対象回路を、選択可能に挿入することにより、複数の測定対象回路について遅延時間を測定することが可能になる。従って、測定対象回路を切り替えて複数のうちの何れかの測定対象回路が接続されるようにすれば、少ない面積で多様な回路の遅延時間を測定することができる。
As described above, the delay times of the plurality of measurement target circuits are measured by selectively inserting the plurality of measurement target circuits into the delay generation portion that determines the pulse width (chop width) output from the
ここで、本実施形態にかかる複数の測定対象回路の遅延時間Twを求めることを利用して、カウンタ回路16における測定限界のパルス幅Tlimitを求める場合を説明する。
Here, the case where the pulse width Tlimit of the measurement limit in the
カウンタ回路16における測定限界のパルス幅Tlimitを求めるための構成として、測定対象回路30Aをx段(xは自然数)のインバータを有する回路に設定する。また、測定対象回路30Bは、(x+2)段のインバータを有する回路に設定する。
As a configuration for obtaining the measurement limit pulse width Tlimit in the
次に、上記と同様に、測定対象回路30Aと測定対象回路30Bとの各々の遅延時間Twを求める。このときの計数値CA,CBの差が、インバータ2段分の遅延時間に相当する。従って、x段のインバータの遅延時間Twxを求めることができる。このx段のインバータの遅延時間Twxと、インバータx段である測定対象回路30Aの演算時間Tw(=Tdoff・C)の差分を求める。この差分値がカウンタ回路16における測定限界のパルス幅Tlimitに相当する。
Next, similarly to the above, the respective delay times Tw of the
このように、カウンタ回路16における測定限界のパルス幅を求めることができる。
In this way, the pulse width at the measurement limit in the
(第5実施形態)
次に、第5実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。(Fifth embodiment)
Next, a fifth embodiment will be described. Since the present embodiment has substantially the same configuration as the above-described embodiment, the same portions are denoted by the same reference numerals and detailed description thereof is omitted.
第1実施形態では、測定対象回路30の入力側において、制御信号が入力される場合のチョッパ回路14について説明した。本実施形態は、変形例として、測定対象回路30の出力側に、制御信号が入力される場合のチョッパ回路14について説明する。
In the first embodiment, the
図15には、本実施形態にかかるチョッパ回路14の構成の一例を示した。図15の例は、パルスの立ち下がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路14は、インバータ70,NAND素子72,AND素子74、及び測定対象回路30から構成されている。チョッパ回路14の入力側は、インバータ70の入力側に接続される。インバータ70の出力側は、測定対象回路30を介してNAND素子72の一方の入力側に接続されると共に、NAND素子72の他方の入力側に接続される。NAND素子72の出力側は、AND素子74の一方の入力側に接続され、AND素子74の他方の入力側には制御端子20が接続される。AND素子74の出力側は、チョッパ回路14の出力側に接続される。この構成により測定対象回路30が有する遅延時間によって、チョッパ回路14のチョップ幅Twが定まることになる。
FIG. 15 shows an example of the configuration of the
図16には、本実施形態にかかるチョッパ回路14の構成の他の例を示した。図16の回路例は、図15の回路例と同様に、パルスの立ち下がりで動作するパルス出力部としてのチョッパ回路である。図16の回路例は、図15の回路例における、NAND素子72をOR素子76に代替し、かつインバータ70を導通したものである。
FIG. 16 shows another example of the configuration of the
(遅延時間測定処理)
次に、本実施形態における遅延時間測定処理について図17を参照して説明する。(Delay time measurement process)
Next, the delay time measurement process in this embodiment will be described with reference to FIG.
図17には、本実施形態にかかるチョッパ回路14におけるタイミングチャートが示されている。
FIG. 17 shows a timing chart in the
まず、遅延時間の測定前に、カウンタ回路16の計数値C(カウンタ)はリセットしておく。遅延時間測定処理を開始すると、制御端子20を操作して動作をスタートさせる。すなわち、制御端子20へ制御信号を入力する。この制御信号は、遅延時間の測定開始時(動作の最初)のみパルスが入力される。この制御端子20への制御信号の入力によって、チョッパ回路14のAND素子74は、そのままのパルスが出力される。このチョッパ回路14から出力されるパルスは遅延回路12に入力され、遅延時間差(Tdiff)だけパルス幅が削減されて、チョッパ回路14に入力される。なお、ここでは、制御信号のパルス幅が遅延時間差より十分大きいパルス幅(>>Tw+Tdiff)に設定されている。そして、チョッパ回路14から、測定対象回路30の遅延時間により定まるパルス幅のパルスが出力される(測定対象回路30の遅延時間Twに相当する)。このチョッパ回路14から出力されるパルスは遅延回路12に入力される。
First, before the delay time is measured, the count value C (counter) of the
そして、チョッパ回路14から出力されたパルスは遅延回路12を通過することによって、パルス幅が減少する。遅延回路12から出力されたパルスは、チョッパ回路14によりチョップされて再び遅延回路12に入力される。次に、チョッパ回路14の出力に接続されたカウンタ回路16の測定限界まで、カウンタ回路16によりパルスの数が計数される。チョッパ回路14から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路16は計数が停止される。
Then, the pulse output from the
従って、図17に示すように、チョッパ回路14から出力されたパルスのパルス幅(チョップ幅)は削減され続ける。このことは、制御信号のパルスが出力された後に、チョップ幅Twのパルスが出力されるは初回のみで、その後は遅延時間Tw以下のパルスが入力される。このため、動作のたびに遅延時間差Tdiffずつチョップ幅が削減されて出力される。遅延回路12の通過回数による削減時間が、測定対象回路30の遅延時間Twに一致はたは超えると、遅延回路12からパルスは出力されなくなる。このため、カウンタ回路16の計数値Cと既知の遅延時間差Tdiffとから遅延時間Twを求めることができる。
Therefore, as shown in FIG. 17, the pulse width (chop width) of the pulse output from the
なお、上記では、制御信号のパルスと遅延した初回のパルスをカウンタ回路16で計数してしまう。このため、これを計数しないように構成する。例えば、カウンタ回路16の計数値Cから「2」減算する。また、最初の遅延回路のパルスにより、カウンタ回路16をリセットするようにしてもよい。
In the above description, the
(第6実施形態)
次に、第6実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。(Sixth embodiment)
Next, a sixth embodiment will be described. Since the present embodiment has substantially the same configuration as the above-described embodiment, the same portions are denoted by the same reference numerals and detailed description thereof is omitted.
第2実施形態では、測定対象回路30の入力側において、制御信号が入力される場合のチョッパ回路14について説明した。本実施形態は、変形例として、測定対象回路30の出力側に、制御信号が入力される場合のチョッパ回路14について説明する。
In the second embodiment, the
図18には、本実施形態にかかるチョッパ回路14の構成の一例を示した。図18の例は、パルスの立ち上がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路14は、OR素子82,NAND素子80、及び測定対象回路30から構成されている。チョッパ回路14の入力側は、測定対象回路30を介してNAND素子80の一方の入力側に接続されると共に、NAND素子80の他方の入力側に接続される。NAND素子80の出力側は、OR素子82の一方の入力側に接続され、OR素子82の他方の入力側には制御端子20が接続される。OR素子82の出力側は、チョッパ回路14の出力側に接続される。この構成により測定対象回路30が有する遅延時間によって、チョッパ回路14のチョップ幅Twが定まることになる。
FIG. 18 shows an example of the configuration of the
図19には、本実施形態にかかるチョッパ回路14の構成の他の例を示した。図19の回路例は、図18の回路例と同様に、パルスの立ち上がりで動作するパルス出力部としてのチョッパ回路である。図19の回路例は、図18の回路例における、NAND素子80をNOR素子86に代替し、かつチョッパ回路14の入力側にインバータ84を追加したものである。
FIG. 19 shows another example of the configuration of the
(遅延時間測定処理)
図20には、遅延測定用回路10のチョッパ回路14におけるタイミングチャートが示されている。(Delay time measurement process)
FIG. 20 shows a timing chart in the
まず、遅延時間の測定前に、カウンタ回路16の計数値C(カウンタ)はリセットし、制御端子20を操作して動作をスタートさせる。すなわち、制御端子20へ制御信号を入力する。この制御信号は、図20に示すように正論理の信号である。
First, before measuring the delay time, the count value C (counter) of the
この制御端子20への制御信号の入力によって、チョッパ回路14のOR素子82は、そのままのパルスが出力される。このチョッパ回路14から出力されるパルスは遅延回路12に入力され、遅延時間差(Tdiff)だけパルス幅が削減されて、チョッパ回路14に入力される。なお、ここでは、制御信号のパルス幅が遅延時間差より十分大きいパルス幅(>>Tw+Tdiff)に設定されている。そして、チョッパ回路14から、測定対象回路30の遅延時間により定まるパルス幅のパルスが出力される(測定対象回路30の遅延時間Twに相当する)。このチョッパ回路14から出力されるパルスは遅延回路12に入力される。
By inputting the control signal to the
そして、チョッパ回路14から出力されたパルスは遅延回路12を通過することによって、パルス幅が減少する。遅延回路12から出力されたパルスは、チョッパ回路14によりチョップされて再び遅延回路12に入力される。次に、チョッパ回路14の出力に接続されたカウンタ回路16の測定限界まで、カウンタ回路16によりパルスの数が計数される。チョッパ回路14から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路16は計数が停止される。
Then, the pulse output from the
従って、図20に示すように、チョッパ回路14から出力されたパルスのパルス幅(チョップ幅)は削減され続ける。そして、遅延回路12からパルスは出力されなくなる。このため、カウンタ回路16の計数値Cと既知の遅延時間差Tdiffとから遅延時間Twを求めることができる。
Therefore, as shown in FIG. 20, the pulse width (chop width) of the pulse output from the
上記では、制御信号のパルスと遅延した初回のパルスをカウンタ回路16で計数してしまう。このため、これを計数しないように構成する。例えば、カウンタ回路16の計数値Cから「2」減算する。また、最初の遅延回路のパルスにより、カウンタ回路16をリセットするようにしてもよい。
In the above, the
なお、上記では電子回路の遅延測定装置について半導体回路の遅延測定用回路を一例としたシステムを例に説明した。しかし、これらの構成に限定されるものではなく、上記説明した要旨を逸脱しない範囲において、各種の改良及び変更を行っても良いのはもちろんである。 In the above description, the electronic circuit delay measurement device has been described by way of an example of a system using a semiconductor circuit delay measurement circuit as an example. However, the present invention is not limited to these configurations, and various improvements and modifications may be made without departing from the gist described above.
また、上記では遅延時間測定対象の電子回路の一例として半導体回路を説明したが、これに限られるものではなく、開示の技術は、半導体回路以外の各種電子回路の遅延時間の測定に適用可能である。 In the above description, a semiconductor circuit has been described as an example of an electronic circuit whose delay time is to be measured. is there.
また、上記ではプログラムが記憶部に記憶されている態様を説明したが、処理プログラムは、CD−ROMやDVD−ROM等の記録媒体に記録されている形態で提供することも可能である。 Moreover, although the aspect in which the program is stored in the storage unit has been described above, the processing program may be provided in a form recorded on a recording medium such as a CD-ROM or a DVD-ROM.
本明細書に記載された全ての文献、特許出願及び技術規格は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。 All documents, patent applications and technical standards mentioned in this specification are to the same extent as if each individual document, patent application and technical standard were specifically and individually stated to be incorporated by reference. Incorporated by reference in the book.
10 遅延測定用回路
11 遅延測定装置
12 遅延回路
12A インバータ
14 チョッパ回路
16 カウンタ回路
18 演算部
20 制御端子
26 NAND素子
28 NAND素子
30 測定対象回路
50 開始信号付与部
52 計算部
54 取得部
56 記憶部DESCRIPTION OF
Claims (13)
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置。A delay unit that reduces the pulse width of the input pulse by a certain reduction time and outputs it, and the output pulse is connected as an input to form a loop;
Provided on the loop of the delay unit, when a signal for starting delay measurement is given, a pulse having a pulse width determined according to the delay time of the electronic circuit to be measured for delay time is output and inputted. A pulse output unit for outputting a pulse having a pulse width determined according to a delay time of the electronic circuit for the pulse;
A counting unit for counting the number of pulses output from the pulse output unit;
An electronic circuit delay measuring apparatus comprising:
請求項1記載の電子回路の遅延測定装置。2. The electronic device according to claim 1, further comprising an arithmetic unit that calculates a delay time of the electronic circuit from the count value counted until the pulse from the pulse output unit disappears by the counter and the pulse width reduction time. Circuit delay measurement device.
前記遅延部のある削減時間を取得する取得部と、
前記計数部による計数値と前記取得部で取得された前記遅延部のある削減時間とに基づいて前記電子回路の遅延時間を計算する計算部と、
遅延測定を開始させるための信号を与える開始信号付与部と、
を備えた請求項2記載の電子回路の遅延測定装置。The computing unit is
An acquisition unit for acquiring a reduction time with the delay unit;
A calculation unit that calculates a delay time of the electronic circuit based on a count value obtained by the counting unit and a reduction time of the delay unit acquired by the acquisition unit;
A start signal giving unit for giving a signal for starting delay measurement;
The electronic circuit delay measuring apparatus according to claim 2, further comprising:
請求項3記載の電子回路の遅延測定装置。The said calculation part contains the discrimination | determination part which reads the count value of the said count part for every fixed time, and discriminate | determines that the pulse from the said pulse output part is lost when the read count value is the same count value. The electronic circuit delay measuring device as described.
遅延測定を開始させるための信号または入力信号が与えられると駆動信号を出力するゲート部と、
前記駆動信号と、前記電子回路を経由した前記駆動信号と、が入力されて前記電子回路の遅延時間に応じたパルス幅のパルスを出力する論理部と、
を有する請求項1〜請求項4の何れか1項に記載の電子回路の遅延測定装置。The pulse output unit includes:
A gate unit that outputs a driving signal when a signal for starting delay measurement or an input signal is given;
A logic unit that receives the drive signal and the drive signal via the electronic circuit and outputs a pulse having a pulse width corresponding to a delay time of the electronic circuit;
The delay measuring apparatus of the electronic circuit of any one of Claims 1-4 which has these.
入力信号と、前記電子回路を経由した前記入力信号と、が入力されて前記電子回路の遅延時間に応じたパルス幅の信号を出力する論理部と、
遅延測定を開始させるための信号または前記論理部からの信号が与えられるとパルスを出力するゲート部と、
を有する請求項1〜請求項4の何れか1項に記載の電子回路の遅延測定装置。The pulse output unit includes:
A logic unit that receives an input signal and the input signal via the electronic circuit and outputs a signal having a pulse width corresponding to a delay time of the electronic circuit;
A gate unit for outputting a pulse when a signal for starting delay measurement or a signal from the logic unit is given;
The delay measuring apparatus of the electronic circuit of any one of Claims 1-4 which has these.
請求項1〜請求項6の何れか1項記載の電子回路の遅延測定装置。The delay measuring apparatus for an electronic circuit according to claim 1, wherein the delay unit includes an N-channel transistor and a P-channel transistor having different conductances.
請求項1〜請求項6の何れか1項記載の電子回路の遅延測定装置。The delay unit includes at least a basic transistor set including an N-channel transistor and a P-channel transistor, and an N-channel transistor and a P-channel transistor that are connected in parallel to the basic transistor set and are respectively selectable. The extension time is adjusted by selecting an N-channel type transistor or a P-channel type transistor of the extension transistor set. Electronic circuit delay measurement device.
請求項1〜請求項8の何れか1項記載の電子回路の遅延測定装置。The counting unit receives a pulse that has passed through a signal path branched from an output unit of the pulse output unit, and outputs a count signal corresponding to a count value obtained by counting the pulses output from the pulse output unit. The delay measuring apparatus of the electronic circuit in any one of Claims 1-8.
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いた電子回路の遅延測定方法であって、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む電子回路の遅延測定方法。A delay unit that reduces the pulse width of the input pulse by a certain reduction time and outputs it, and the output pulse is connected as an input to form a loop;
Provided on the loop of the delay unit, when a signal for starting delay measurement is given, a pulse having a pulse width determined according to the delay time of the electronic circuit to be measured for delay time is output and inputted. A pulse output unit for outputting a pulse having a pulse width determined according to a delay time of the electronic circuit for the pulse;
A counting unit for counting the number of pulses output from the pulse output unit;
An electronic circuit delay measurement method using an electronic circuit delay measurement apparatus comprising:
An input step for inputting a pulse as a signal for starting delay measurement to the pulse output unit;
An acquisition step of acquiring a reduction time with the delay unit;
A reading step of reading a count value counted by the counting unit until a pulse from the pulse output unit disappears when a pulse is input in the input step;
A calculation step of calculating a delay time of the electronic circuit based on a reduction time of the delay unit acquired in the acquisition step and a count value of the counting unit read in the reading step;
Measuring method of delay of electronic circuit including
請求項9記載の電子回路の遅延測定方法。The reading step includes a determination step of reading the count value of the counting unit at regular intervals, and determining that the pulse from the pulse output unit is gone when the read count value is the same count value. The electronic circuit delay measuring method described.
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いて、
コンピュータに、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む処理を実行させるための電子回路の遅延測定プログラム。A delay unit that reduces the pulse width of the input pulse by a certain reduction time and outputs it, and the output pulse is connected as an input to form a loop;
Provided on the loop of the delay unit, when a signal for starting delay measurement is given, a pulse having a pulse width determined according to the delay time of the electronic circuit to be measured for delay time is output and inputted. A pulse output unit for outputting a pulse having a pulse width determined according to a delay time of the electronic circuit for the pulse;
A counting unit for counting the number of pulses output from the pulse output unit;
Using an electronic circuit delay measuring device with
On the computer,
An input step for inputting a pulse as a signal for starting delay measurement to the pulse output unit;
An acquisition step of acquiring a reduction time with the delay unit;
A reading step of reading a count value counted by the counting unit until a pulse from the pulse output unit disappears when a pulse is input in the input step;
A calculation step of calculating a delay time of the electronic circuit based on a reduction time of the delay unit acquired in the acquisition step and a count value of the counting unit read in the reading step;
A delay measurement program for an electronic circuit for executing a process including:
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いて、
コンピュータに、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む処理を実行させるための電子回路の遅延測定プログラムを記録したコンピュータ読み取り可能な記録媒体。A delay unit that reduces the pulse width of the input pulse by a certain reduction time and outputs it, and the output pulse is connected as an input to form a loop;
Provided on the loop of the delay unit, when a signal for starting delay measurement is given, a pulse having a pulse width determined according to the delay time of the electronic circuit to be measured for delay time is output and inputted. A pulse output unit for outputting a pulse having a pulse width determined according to a delay time of the electronic circuit for the pulse;
A counting unit for counting the number of pulses output from the pulse output unit;
Using an electronic circuit delay measuring device with
On the computer,
An input step for inputting a pulse as a signal for starting delay measurement to the pulse output unit;
An acquisition step of acquiring a reduction time with the delay unit;
A reading step of reading a count value counted by the counting unit until a pulse from the pulse output unit disappears when a pulse is input in the input step;
A calculation step of calculating a delay time of the electronic circuit based on a reduction time of the delay unit acquired in the acquisition step and a count value of the counting unit read in the reading step;
The computer-readable recording medium which recorded the delay measurement program of the electronic circuit for performing the process containing this.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013545677A JPWO2013076799A1 (en) | 2011-11-21 | 2011-11-21 | Electronic circuit delay measuring apparatus, method, program, and medium |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013545677A JPWO2013076799A1 (en) | 2011-11-21 | 2011-11-21 | Electronic circuit delay measuring apparatus, method, program, and medium |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2013076799A1 true JPWO2013076799A1 (en) | 2015-04-27 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013545677A Withdrawn JPWO2013076799A1 (en) | 2011-11-21 | 2011-11-21 | Electronic circuit delay measuring apparatus, method, program, and medium |
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Country | Link |
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2011
- 2011-11-21 JP JP2013545677A patent/JPWO2013076799A1/en not_active Withdrawn
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A621 | Written request for application examination |
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20141110 |