KR20100103145A - Initializing circuit in semiconductor memory apparatus - Google Patents

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KR20100103145A
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Abstract

PURPOSE: The initializing circuit of a semiconductor memory device is provided to reduce a time for a boundary scan test by enabling a peripheral circuit reset in response with the enable of a scan enable signal or a reset control signal. CONSTITUTION: A reset controller(10) generates a peripheral reset signal(p_rst) in response with a scan enable signal(sen) and a reset control signal(r_ctrl). The reset controller implements an OR calculation. A scan test controller(20) generates a shifting signal(shft) in response with the scan enable signal and the reset control signal. The scan test controller implements an AND calculation. An on-die termination operator(30) implements an on-die termination operation in response with the scan enable signal, the peripheral reset signal, and a clock enable signal(clk_en).

Description

반도체 메모리 장치의 초기화 회로{Initializing Circuit in Semiconductor Memory Apparatus}Initializing Circuit in Semiconductor Memory Apparatus

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 초기화 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to an initialization circuit of a semiconductor memory device.

일반적으로 반도체 메모리 장치는 데이터를 입력 받는 핀 및 입력 버퍼의 불량 여부를 판단하는 데이터 입력 테스트로서, 바운더리 스캔 테스트(Boundary Scan Test)라는 기술을 활용한다. 이는 복수 개의 입력 데이터는 각각의 입력 핀을 통해 한 비트씩 입력되고 이후 버퍼링 및 래치되어 반도체 메모리 장치의 내부로 전달되는데, 이 때 래치 단계까지 데이터가 정확히 전달되었는지를 파악할 필요가 있기 때문에 활용되는 기술이다. 반도체 메모리 장치는 바운더리 스캔 테스트 동작시, 래치된 각각의 데이터를 직렬로 한 비트씩 출력하는 동작을 수행한다.In general, a semiconductor memory device uses a technique called a boundary scan test as a data input test for determining whether a pin to receive data is defective or an input buffer. This is because a plurality of input data are inputted one bit through each input pin, and then buffered and latched, and then transferred into the semiconductor memory device. to be. During the boundary scan test operation, the semiconductor memory device outputs each latched data serially by one bit.

상기 바운더리 스캔 테스트 동작은 반도체 메모리 장치의 초기화 회로의 제어에 따라 수행된다. 여기에서, 반도체 메모리 장치의 초기화 회로는, 외부로부터 입력되는 스캔 인에이블 신호와 리셋 신호 및 클럭 인에이블 신호에 응답하여, 주변회로의 각 영역을 초기화시키기 위한 주변회로 리셋 신호를 생성하는 회로로서, 바운더리 스캔 테스트시에는 각 데이터가 직렬로 한 비트씩 출력되도록 제어하는 쉬프팅 신호를 인에이블 시키는 동작을 수행한다. 한편, 상기 반도체 메모리 장치의 초기화 회로는 커맨드와 어드레스에 대한 온 다이 터미네이션(On Die Termination, 이하, ODT) 값 설정 동작 및 ODT 캘리브레이션(Calibration) 동작 또한 수행하도록 구성된다.The boundary scan test operation is performed under the control of an initialization circuit of the semiconductor memory device. Here, the initialization circuit of the semiconductor memory device is a circuit that generates a peripheral circuit reset signal for initializing each region of the peripheral circuit in response to a scan enable signal, a reset signal, and a clock enable signal input from an external device. In the boundary scan test, a shifting signal for controlling each data output one bit in series is performed. The initialization circuit of the semiconductor memory device may be configured to perform an On Die Termination (OTD) value setting operation and an ODT calibration operation for commands and addresses.

종래의 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호가 디스에이블 된 상태, 즉 바운더리 스캔 테스트가 수행되지 않는 상태에서, 리셋 제어 신호가 인에이블 되어야만 주변회로 리셋 신호를 인에이블 시키도록 구성되어 있었다. 그런데, 이와 같이 반드시 주변회로의 리셋 동작을 먼저 실시하고, 이후에 바운더리 스캔 테스트를 실시하여야만 정상적인 동작이 수행되므로, 바운더리 스캔 테스트에 소요되는 시간이 증가할 수 밖에 없게 된다.The initialization circuit of the conventional semiconductor memory device is configured to enable the peripheral circuit reset signal only when the reset control signal is enabled when the scan enable signal is disabled, that is, when no boundary scan test is performed. . However, since the normal operation is performed only after the reset operation of the peripheral circuit is first performed and the boundary scan test is performed after this, the time required for the boundary scan test is inevitably increased.

또한, 종래의 반도체 메모리 장치의 초기화 회로는, 바운더리 스캔 테스트가 수행되는 상태에서, ODT 설정 및 캘리브레이션 동작이 지속적으로 수행되도록 설정되어 있었다. 이는 불필요한 전류 소비를 유발하였으며, 결과적으로 반도체 메모리 장치의 저전력화 구현을 저해하는 요인으로서 작용하였다.In addition, the initialization circuit of the conventional semiconductor memory device is set such that the ODT setting and the calibration operation are continuously performed while the boundary scan test is performed. This caused unnecessary current consumption, and consequently acted as a deterrent to the low power implementation of the semiconductor memory device.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 바운더리 스캔 테스트에 드는 시간을 감소시키는 반도체 메모리 장치의 초기화 회로를 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and there is a technical problem to provide an initialization circuit of a semiconductor memory device which reduces the time required for boundary scan test.

또한, 본 발명은 불필요한 전류 소비를 억제하는 반도체 메모리 장치의 초기화 회로를 제공하는 데에 다른 기술적 과제가 있다.In addition, another object of the present invention is to provide an initialization circuit of a semiconductor memory device which suppresses unnecessary current consumption.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호와 리셋 제어 신호에 응답하여 주변회로 리셋 신호를 생성하는 리셋 제어부; 상기 스캔 인에이블 신호와 상기 리셋 제어 신호에 응답하여 쉬프팅 신호를 생성하는 스캔 테스트 제어부; 및 상기 스캔 인에이블 신호, 상기 주변회로 리셋 신호 및 클럭 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 동작부;를 포함한다.According to one or more exemplary embodiments, an initialization circuit of a semiconductor memory device may include: a reset controller configured to generate a peripheral circuit reset signal in response to a scan enable signal and a reset control signal; A scan test controller configured to generate a shifting signal in response to the scan enable signal and the reset control signal; And an on die termination operation unit configured to perform an on die termination operation in response to the scan enable signal, the peripheral circuit reset signal, and a clock enable signal.

본 발명의 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호 또는 리셋 제어 신호의 인에이블 여부에 응답하여 주변회로 리셋 신호를 인에이블 시킴으로써, 바운더리 스캔 테스트의 시간을 감소시키는 효과를 창출한다.The initialization circuit of the semiconductor memory device of the present invention enables the peripheral circuit reset signal in response to whether the scan enable signal or the reset control signal is enabled, thereby creating an effect of reducing the time of the boundary scan test.

또한 본 발명의 반도체 메모리 장치의 초기화 회로는, 바운더리 스캔 테스트시에는 온 다이 터미네이션 동작을 중지시킴으로써, 불필요한 전류 소비를 억제하 여 저전력화 구현을 용이하게 하는 효과를 창출한다.In addition, the initialization circuit of the semiconductor memory device of the present invention, by stopping the on-die termination operation during the boundary scan test, the effect of reducing the unnecessary current consumption to facilitate the implementation of low power.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로의 구성을 나타낸 블록도이다.1 is a block diagram illustrating a configuration of an initialization circuit of a semiconductor memory device according to an embodiment of the present invention.

도시한 것과 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호(sen)와 리셋 제어 신호(r_ctrl)에 응답하여 주변회로 리셋 신호(p_rst)를 생성하는 리셋 제어부(10); 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)에 응답하여 쉬프팅 신호(shft)를 생성하는 스캔 테스트 제어부(20); 및 상기 스캔 인에이블 신호(sen), 상기 주변회로 리셋 신호(p_rst) 및 클럭 인에이블 신호(clken)에 응답하여 ODT 동작을 수행하는 ODT 동작부(30);를 포함한다.As illustrated, an initialization circuit of a semiconductor memory device according to an embodiment of the present invention may include a reset controller configured to generate a peripheral circuit reset signal p_rst in response to a scan enable signal sen and a reset control signal r_ctrl. 10; A scan test controller 20 generating a shifting signal (shft) in response to the scan enable signal (sen) and the reset control signal (r_ctrl); And an ODT operation unit 30 performing an ODT operation in response to the scan enable signal sen, the peripheral circuit reset signal p_rst, and a clock enable signal clken.

상기 스캔 인에이블 신호(sen), 상기 리셋 제어 신호(r_ctrl) 및 상기 클럭 인에이블 신호(clken)는 각각 외부로부터 입력되어 버퍼링 및 구동된 후 상기 초기화 회로에 전달된다. 상기 쉬프팅 신호(shft)는 바운더리 스캔 테스트시 각 데이터가 직렬로 한 비트씩 출력되도록 제어하는 기능을 수행하는 신호이다.The scan enable signal sen, the reset control signal r_ctrl and the clock enable signal clken are respectively input from the outside, buffered and driven, and then transferred to the initialization circuit. The shifting signal (shft) is a signal that performs a function of controlling each data to be output one bit in series during a boundary scan test.

상기 ODT 동작부(30)는, 상기 스캔 인에이블 신호(sen) 및 상기 주변회로 리셋 신호(p_rst)에 응답하여 ODT 캘리브레이션 동작을 수행하여 P 코드(pc<1:n>)와 n 코드(nc<1:n>)를 생성하는 ODT 측정부(310); 및 상기 스캔 인에이블 신호(sen), 상기 주변회로 리셋 신호(p_rst) 및 상기 클럭 인에이블 신호(clken)에 응답하여 ODT 인에이블 신호(odten)와 저항값 설정 신호(rsset)를 생성하는 ODT 설정부(320);를 포함한다.The ODT operation unit 30 performs an ODT calibration operation in response to the scan enable signal sen and the peripheral circuit reset signal p_rst to perform a P code (pc <1: n>) and an n code (nc). An ODT measuring unit 310 generating <1: n>; And an ODT setting for generating an ODT enable signal and a resistance value setting signal rsset in response to the scan enable signal sen, the peripheral circuit reset signal p_rst, and the clock enable signal clken. It includes; 320.

상기 리셋 제어부(10)는 오어(OR) 연산을 수행하도록 구성되며, 이에 따라 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl) 중 어느 하나의 신호가 인에이블 되면 상기 주변회로 리셋 신호(p_rst)를 인에이블 시키는 동작을 수행한다. 이와 같은 동작에 의해, 상기 스캔 인에이블 신호(sen)가 상기 리셋 제어 신호(r_ctrl)보다 늦게 인에이블 되어야만 할 필요가 없어지게 되므로, 상기 반도체 메모리 장치에 대한 바운더리 스캔 테스트에 소요되는 시간이 감소 가능하게 된다.The reset controller 10 is configured to perform an OR operation. Accordingly, when any one of the scan enable signal sen and the reset control signal r_ctrl is enabled, the peripheral circuit reset signal is performed. Performs the operation of enabling (p_rst). By this operation, since the scan enable signal sen does not have to be enabled later than the reset control signal r_ctrl, the time required for the boundary scan test for the semiconductor memory device can be reduced. Done.

또한, 상기 스캔 테스트 제어부(20)는 앤드(AND) 연산을 수행하도록 구성되며, 이에 따라 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)가 둘 다 인에이블 되는 구간에서, 상기 쉬프팅 신호(shft)를 인에이블 시키는 동작을 수행한다.In addition, the scan test control unit 20 is configured to perform an AND operation. Accordingly, the shifting is performed in a section in which both the scan enable signal sen and the reset control signal r_ctrl are enabled. Performs the operation of enabling the signal (shft).

상기 ODT 동작부(30)의 상기 ODT 측정부(310)와 상기 ODT 설정부(320)는 상기 주변회로 리셋 신호(p_rst)를 시작 신호로서 활용하여 상기 주변회로 리셋 신호(p_rst)가 인에이블 되면 동작을 시작한다. 그러나, 상기 ODT 동작부(30)의 상기 ODT 측정부(310)와 상기 ODT 설정부(320)는 상기 스캔 인에이블 신호(sen)가 인에이블 되면 동작을 중지하도록 구성된다. 이처럼, 상기 임의의 신호의 인에이블 여부에 따라 동작을 중지하는 구성은 당업자라면 용이하게 실시할 수 있는 사항에 해 당한다.When the peripheral circuit reset signal p_rst is enabled, the ODT measuring unit 310 and the ODT setting unit 320 of the ODT operation unit 30 utilize the peripheral circuit reset signal p_rst as a start signal. Start the action. However, the ODT measuring unit 310 and the ODT setting unit 320 of the ODT operation unit 30 are configured to stop the operation when the scan enable signal sen is enabled. As such, the configuration of stopping the operation according to whether the arbitrary signal is enabled corresponds to a matter that can be easily implemented by those skilled in the art.

종래에는, 바운더리 스캔 테스트 동작시 ODT 동작이 필요하지 않음에도, 반도체 메모리 장치의 표준 규격에 따라, 상기 ODT 동작부(30)가 ODT 동작을 수행하도록 설정되어 있었다. 그러나, 본 발명에 의하면 상기 ODT 동작부(30)는 상기 스캔 인에이블 신호(sen)가 인에이블 되는 경우, 즉 바운더리 스캔 테스트가 실시되는 경우, 동작을 중지하게 된다. 이에 따라, 상기 ODT 동작부(30)가 불필요하게 소비하던 전류의 흐름이 억제 가능하게 되고, 결과적으로 반도체 메모리 장치의 전력 손실이 감소하게 된다.Conventionally, although the ODT operation is not required during the boundary scan test operation, the ODT operation unit 30 is set to perform the ODT operation according to the standard specification of the semiconductor memory device. However, according to the present invention, the ODT operation unit 30 stops the operation when the scan enable signal sen is enabled, that is, when a boundary scan test is performed. As a result, the current flow unnecessarily consumed by the ODT operation unit 30 can be suppressed, and as a result, the power loss of the semiconductor memory device is reduced.

도 2는 도 1에 도시한 리셋 제어부의 상세 구성도이다.FIG. 2 is a detailed configuration diagram of the reset control unit shown in FIG. 1.

도시한 바와 같이, 상기 리셋 제어부(10)는, 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 입력 받는 노어게이트(NR); 및 상기 노어게이트(NR)의 출력 신호를 입력 받아 상기 주변회로 리셋 신호(p_rst)를 생성하는 제 1 인버터(IV1);를 포함한다.As illustrated, the reset control unit 10 may include a nor gate NR configured to receive the scan enable signal sen and the reset control signal r_ctrl; And a first inverter IV1 receiving the output signal of the NOR gate NR to generate the peripheral circuit reset signal p_rst.

이와 같은 구성에 의해, 상기 리셋 제어부(10)는 앞서 언급한 것처럼 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 오어 연산하여 상기 주변회로 리셋 신호(p_rst)를 생성한다.As described above, the reset control unit 10 generates the peripheral circuit reset signal p_rst by performing calculation by calculating the scan enable signal sen and the reset control signal r_ctrl as described above.

도 3은 도 1에 도시한 스캔 테스트 제어부의 상세 구성도이다.FIG. 3 is a detailed configuration diagram of the scan test control unit shown in FIG. 1.

도시한 것과 같이, 상기 스캔 테스트 제어부(20)는, 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 입력 받는 낸드게이트(ND); 및 상기 낸드게이트(ND)의 출력 신호를 입력 받아 상기 쉬프팅 신호(shft)를 출력하는 제 2 인버터(IV2);를 포함한다.As illustrated, the scan test controller 20 may include a NAND gate ND configured to receive the scan enable signal sen and the reset control signal r_ctrl; And a second inverter IV2 receiving the output signal of the NAND gate ND and outputting the shifting signal shft.

이와 같은 구성에 의해, 상기 스캔 테스트 제어부(20)는 앞서 언급한 것처럼 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 앤드 연산하여 상기 쉬프팅 신호(shft)를 생성한다.By such a configuration, the scan test control unit 20 generates the shifting signal shft by performing an AND operation on the scan enable signal sen and the reset control signal r_ctrl as described above.

도 4는 도 1에 도시한 반도체 메모리 장치의 초기화 회로의 동작을 설명하기 위한 타이밍도이다.FIG. 4 is a timing diagram for describing an operation of an initialization circuit of the semiconductor memory device shown in FIG. 1.

도면을 참조하면, 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 오어 연산하여 생성한 상기 주변회로 리셋 신호(p_rst)의 파형을 확인할 수 있다. 여기에서는 상기 스캔 인에이블 신호(sen)보다 상기 리셋 제어 신호(r_ctrl)가 먼저 인에이블 되는 것을 예로 들어 나타내었으나, 반대로 상기 리셋 제어 신호(r_ctrl)가 상기 스캔 인에이블 신호(sen)보다 먼저 인에이블 되는 경우에도, 상기 주변회로 리셋 신호(p_rst)는 상기 리셋 제어 신호(r_ctrl)의 인에이블 타이밍에 동기하여 인에이블 될 수 있다. 이에 따라, 주변회로의 리셋 이후에 바운더리 스캔 테스트를 실시할 필요가 없어지므로, 바운더리 스캔 테스트의 소요 시간이 짧아지게 된다.Referring to the drawings, the waveform of the peripheral circuit reset signal p_rst generated by calculating the scan enable signal sen and the reset control signal r_ctrl may be checked. Here, for example, the reset control signal r_ctrl is enabled before the scan enable signal sen, but on the contrary, the reset control signal r_ctrl is enabled before the scan enable signal sen. Also, the peripheral circuit reset signal p_rst may be enabled in synchronization with the enable timing of the reset control signal r_ctrl. As a result, the boundary scan test does not need to be performed after the peripheral circuit reset, and thus the time required for the boundary scan test is shortened.

또한 도면에는, 상기 ODT 인에이블 신호(odten)가 상기 주변회로 리셋 신호(p_rst)가 인에이블 됨에 따라 인에이블 되고, 상기 스캔 인에이블 신호(sen)가 인에이블 됨에 따라 디스에이블 되는 것이 도시되어 있다. 즉, 상기 ODT 동작부(30)는 상기 스캔 인에이블 신호(sen)에 의해 동작이 중지되며, 이에 따라 바운더리 스캔 테스트시 불필요한 ODT 동작이 중지되어, 전류 소모가 감소되는 이점이 발생하게 된다.Also, the ODT enable signal odten is enabled as the peripheral circuit reset signal p_rst is enabled, and is disabled as the scan enable signal sen is enabled. . That is, the operation of the ODT operation unit 30 is stopped by the scan enable signal sen. Accordingly, unnecessary ODT operation is stopped during the boundary scan test, thereby reducing the current consumption.

상술한 바와 같이, 본 발명의 반도체 메모리 장치의 초기화 회로는, 리셋 제어 신호와 스캔 인에이블 신호를 오어 조합하여 주변회로의 리셋 동작을 수행함으로써, 리셋 제어 신호가 인에이블 되기 이전에도 스캔 인에이블 신호가 인에이블 가능하게 하여, 바운더리 스캔 테스트에 소요되는 시간을 감소시키는 이점을 획득한다.As described above, the initialization circuit of the semiconductor memory device of the present invention performs a reset operation of a peripheral circuit by combining and resetting the reset control signal and the scan enable signal, so that the scan enable signal even before the reset control signal is enabled. Enable to obtain the advantage of reducing the time spent on boundary scan test.

또한, 본 발명의 반도체 메모리 장치의 초기화 회로는, 바운더리 스캔 테스트시 ODT 동작을 중지시킴으로써, 불필요하게 발생하던 전류의 흐름을 억제하여, 반도체 메모리 장치의 저전력화 구현을 용이하게 할 수 있다.In addition, the initialization circuit of the semiconductor memory device of the present invention, by stopping the ODT operation during the boundary scan test, it is possible to suppress the flow of unnecessary current, thereby facilitating low power implementation of the semiconductor memory device.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로의 구성을 나타낸 블록도,1 is a block diagram showing a configuration of an initialization circuit of a semiconductor memory device according to an embodiment of the present invention;

도 2는 도 1에 도시한 리셋 제어부의 상세 구성도,2 is a detailed configuration diagram of the reset control unit shown in FIG. 1;

도 3은 도 1에 도시한 스캔 테스트 제어부의 상세 구성도,3 is a detailed configuration diagram of the scan test control unit shown in FIG. 1;

도 4는 도 1에 반도체 메모리 장치의 초기화 회로의 동작을 설명하기 위한 타이밍도이다.4 is a timing diagram illustrating an operation of an initialization circuit of a semiconductor memory device in FIG. 1.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 리셋 제어부 20 : 스캔 테스트 제어부10: reset control unit 20: scan test control unit

30 : ODT 동작부30: ODT operation unit

Claims (6)

스캔 인에이블 신호와 리셋 제어 신호에 응답하여 주변회로 리셋 신호를 생성하는 리셋 제어부;A reset controller configured to generate a peripheral circuit reset signal in response to the scan enable signal and the reset control signal; 상기 스캔 인에이블 신호와 상기 리셋 제어 신호에 응답하여 쉬프팅 신호를 생성하는 스캔 테스트 제어부; 및A scan test controller configured to generate a shifting signal in response to the scan enable signal and the reset control signal; And 상기 스캔 인에이블 신호, 상기 주변회로 리셋 신호 및 클럭 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 동작부;An on die termination operation unit configured to perform an on die termination operation in response to the scan enable signal, the peripheral circuit reset signal, and a clock enable signal; 를 포함하는 반도체 메모리 장치의 초기화 회로.Initialization circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 스캔 인에이블 신호, 상기 리셋 제어 신호 및 상기 클럭 인에이블 신호는 각각 외부로부터 입력되어 버퍼링 및 구동된 신호인 것을 특징으로 하는 반도체 메모리 장치의 초기화 회로.And the scan enable signal, the reset control signal and the clock enable signal are input, buffered, and driven from the outside, respectively. 제 1 항에 있어서,The method of claim 1, 상기 리셋 제어부는 상기 스캔 인에이블 신호와 상기 리셋 제어 신호를 오어 연산하여 상기 주변회로 리셋 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 초기화 회로.And the reset control unit is configured to generate the peripheral circuit reset signal by performing OR operation on the scan enable signal and the reset control signal. 제 1 항에 있어서,The method of claim 1, 상기 스캔 테스트 제어부는 상기 스캔 인에이블 신호와 상기 리셋 제어 신호를 앤드 연산하여 상기 쉬프팅 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 초기화 회로.And the scan test control unit is configured to generate the shifting signal by performing an AND operation on the scan enable signal and the reset control signal. 제 1 항에 있어서,The method of claim 1, 상기 온 다이 터미네이션 동작부는,The on die termination operation unit, 상기 스캔 인에이블 신호 및 상기 주변회로 리셋 신호에 응답하여 온 다이 터미네이션 캘리브레이션 동작을 수행하여 코드 신호를 생성하는 온 다이 터미네이션 측정부; 및An on die termination measurement unit configured to generate a code signal by performing an on die termination calibration operation in response to the scan enable signal and the peripheral circuit reset signal; And 상기 스캔 인에이블 신호, 상기 주변회로 리셋 신호 및 상기 클럭 인에이블 신호에 응답하여 온 다이 터미네이션 인에이블 신호와 저항값 설정 신호를 생성하는 온 다이 터미네이션 설정부;An on-die termination setting unit configured to generate an on-die termination enable signal and a resistance value setting signal in response to the scan enable signal, the peripheral circuit reset signal, and the clock enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기화 회로.Initialization circuit of a semiconductor memory device comprising a. 제 5 항에 있어서,The method of claim 5, 상기 온 다이 터미네이션 측정부와 상기 온 다이 터미네이션 설정부는, 상기 주변회로 리셋 신호가 인에이블 되면 동작을 시작하고, 상기 스캔 인에이블 신호가 인에이블 되면 동작을 중지하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 초기화 회로.The on die termination measuring unit and the on die termination setting unit are configured to start an operation when the peripheral circuit reset signal is enabled, and stop the operation when the scan enable signal is enabled. Initialization circuit.
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KR20140045119A (en) * 2012-10-08 2014-04-16 삼성전자주식회사 Initiailization apparatus for system on chip
WO2020240228A1 (en) * 2019-05-31 2020-12-03 Micron Technology, Inc. Direct memory access using jtag cell addressing

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