JPWO2013001579A1 - THIN FILM TRANSISTOR DEVICE AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR DEVICE - Google Patents
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Abstract
本発明に係る薄膜トランジスタ装置(10)は、基板(1)上に形成されたゲート電極(2)と、ゲート電極(2)上に形成されたゲート絶縁膜(3)と、ゲート絶縁膜(3)上に形成され、チャネル領域を有する結晶シリコン薄膜(4)と、少なくともチャネル領域上に形成された複数の半導体膜と、チャネル領域の上方に形成された有機材料からなる絶縁膜(7)と、絶縁膜(7)の一端部に形成されたソース電極(9S)と、ソース電極(9S)と対向するように絶縁膜(7)の他端部に形成されたドレイン電極(9D)とを具備し、複数の半導体膜は、第1の半導体膜(5)と当該第1の半導体膜(5)上に形成された第2の半導体膜(6)とからなり、結晶シリコン薄膜(4)及び第1の半導体膜(5)のコンダクションバンドの下端のエネルギー準位をそれぞれECP、EC1とすると、ECP<EC1である。A thin film transistor device (10) according to the present invention includes a gate electrode (2) formed on a substrate (1), a gate insulating film (3) formed on the gate electrode (2), and a gate insulating film (3). ) And a crystalline silicon thin film (4) having a channel region, a plurality of semiconductor films formed at least on the channel region, and an insulating film (7) made of an organic material formed above the channel region; A source electrode (9S) formed at one end of the insulating film (7) and a drain electrode (9D) formed at the other end of the insulating film (7) so as to face the source electrode (9S). The plurality of semiconductor films include a first semiconductor film (5) and a second semiconductor film (6) formed on the first semiconductor film (5), and a crystalline silicon thin film (4). And the conduction band of the first semiconductor film (5) The energy level of the end each E CP, when the E C1, a E CP <E C1.
Description
本発明は、薄膜トランジスタ装置及び薄膜トランジスタの製造方法に関する。 The present invention relates to a thin film transistor device and a method for manufacturing a thin film transistor.
従来から液晶表示装置等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ(TFT:Thin Film Transistor)と呼ばれる薄膜トランジスタ装置が用いられている。表示装置において、TFTは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。 Conventionally, in an active matrix display device such as a liquid crystal display device, a thin film transistor device called a thin film transistor (TFT) is used. In a display device, a TFT is used as a switching element for selecting a pixel or a driving transistor for driving the pixel.
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のEL(Electro Luminescence)を利用した有機ELディスプレイが注目されている。 In recent years, an organic EL display using an organic material EL (Electro Luminescence) as one of the next generation flat panel displays replacing the liquid crystal display has been attracting attention.
有機ELディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスであることから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、半導体層(チャネル層)、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。 Unlike a voltage-driven liquid crystal display, an organic EL display is a current-driven display device. Therefore, development of a thin film transistor having excellent characteristics as a drive circuit for an active matrix display device has been urgently developed. A thin film transistor has a structure in which a gate electrode, a semiconductor layer (channel layer), a source electrode, and a drain electrode are formed on a substrate, and a silicon thin film is generally used for the channel layer.
また、ディスプレイデバイスには、大画面化及び低コスト化も求められている。一般的に、容易に低コスト化が可能な薄膜トランジスタとして、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。 Display devices are also required to have a larger screen and lower costs. In general, a bottom-gate thin film transistor in which a gate electrode is formed on the substrate side of a channel layer is used as a thin film transistor that can be easily reduced in cost.
ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング型の薄膜トランジスタと、チャネル層をエッチング処理から保護するチャネル保護型(エッチングストッパ型)の薄膜トランジスタとの2つに大別される。 Bottom-gate thin film transistors are roughly classified into two types: a channel etching type thin film transistor in which a channel layer is etched, and a channel protection type (etching stopper type) thin film transistor that protects the channel layer from an etching process.
チャネルエッチング型の薄膜トランジスタは、チャネル保護型の薄膜トランジスタに比べて、フォトリソグラフィ工程数を削減することができ、製造コストを抑えられるという利点がある。 A channel etching type thin film transistor has an advantage that the number of photolithography steps can be reduced and a manufacturing cost can be reduced as compared with a channel protection type thin film transistor.
一方、チャネル保護型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜トランジスタの方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。 On the other hand, the channel protective thin film transistor can prevent damage to the channel layer due to etching treatment, and can suppress increase in variation in characteristics in the substrate plane. In addition, a channel protection type thin film transistor is advantageous for high definition because a channel layer can be thinned and a parasitic resistance component can be reduced to improve on-state characteristics.
このため、チャネル保護型の薄膜トランジスタは、例えば有機EL素子を用いた電流駆動型の有機EL表示装置における駆動トランジスタに適しており、チャネルエッチング型の薄膜トランジスタに比べて製造コストが増加したとしても、有機EL表示装置の画素回路に採用する試みがなされている。 Therefore, the channel protection type thin film transistor is suitable for a driving transistor in a current driving type organic EL display device using an organic EL element, for example. Even if the manufacturing cost is increased as compared with the channel etching type thin film transistor, Attempts have been made to employ it in pixel circuits of EL display devices.
例えば特許文献1には、チャネル保護膜の固定電荷によるバックチャンネル効果を抑制するために、基板上に、ゲート電極、ゲート絶縁膜、n型微結晶シリコンからなる第1の半導体膜、アモルファスシリコンからなる第2の半導体膜、及び、バックチャンネル保護絶縁膜が順次形成されてなるチャネル保護型の薄膜トランジスタが開示されている。
For example, in
しかしながら、従来のチャネル保護型の薄膜トランジスタの構成では、ドレイン電流−ドレインソース間電圧(Id−Vds)特性において、ドレイン電流(Id)が急激に増加する現象であるキンク現象が発生するという問題がある。特に、このキンク現象は、ドレインソース間電圧(Vds)が高い場合に顕著に現れる。 However, the configuration of the conventional channel protection type thin film transistor has a problem that a kink phenomenon, which is a phenomenon in which the drain current (Id) rapidly increases, occurs in the drain current-drain source voltage (Id-Vds) characteristics. . In particular, this kink phenomenon is prominent when the drain-source voltage (Vds) is high.
このため、特に薄膜トランジスタの飽和領域を利用する有機EL表示装置又はアナログ回路では、特許文献1に開示された従来の薄膜トランジスタを用いることができない。
For this reason, the conventional thin film transistor disclosed in
このように、従来の薄膜トランジスタでは、キンク現象が発生してTFT特性が劣化するという問題がある。 Thus, the conventional thin film transistor has a problem that the kink phenomenon occurs and the TFT characteristics deteriorate.
本発明は、上記の問題点を鑑みてなされたものであり、キンク現象が抑制され、優れたTFT特性を有する薄膜トランジスタ装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a thin film transistor device having excellent TFT characteristics in which a kink phenomenon is suppressed and a method for manufacturing the same.
上記目的を達成するために、本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、少なくとも前記チャネル領域上に形成された複数の半導体膜と、前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、前記絶縁膜の一端部に形成されたソース電極と、前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、前記複数の半導体膜は、少なくとも第1の半導体膜と当該第1の半導体膜上に形成された第2の半導体膜とからなり、前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、ECP<EC1である。In order to achieve the above object, one embodiment of a thin film transistor device according to the present invention is formed on a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and the gate insulating film. A crystalline silicon thin film having a channel region, at least a plurality of semiconductor films formed on the channel region, and an insulating film made of an organic material above the channel region and on the plurality of semiconductor films A source electrode formed on one end of the insulating film, and a drain electrode formed on the other end of the insulating film so as to face the source electrode, and the plurality of semiconductor films are At least a first semiconductor film and a second semiconductor film formed on the first semiconductor film, and a conduction band of the crystalline silicon thin film and the first semiconductor film. Each energy level of the end, E CP, when the E C1, a E CP <E C1.
本発明によれば、キンク現象を抑制することができるので、TFT特性に優れた薄膜トランジスタ装置を実現することができる。 According to the present invention, since the kink phenomenon can be suppressed, a thin film transistor device having excellent TFT characteristics can be realized.
本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、少なくとも前記チャネル領域上に形成された複数の半導体膜と、前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、前記絶縁膜の一端部に形成されたソース電極と、前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、前記複数の半導体膜は、少なくとも第1の半導体膜と当該第1の半導体膜上に形成された第2の半導体膜とからなり、前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、ECP<EC1である。One embodiment of a thin film transistor device according to the present invention includes a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and a crystalline silicon thin film formed on the gate insulating film and having a channel region A plurality of semiconductor films formed on at least the channel region, an insulating film made of an organic material formed on the plurality of semiconductor films above the channel region, and one end of the insulating film And a drain electrode formed at the other end of the insulating film so as to face the source electrode, and the plurality of semiconductor films include at least the first semiconductor film and the drain electrode. A second semiconductor film formed on the first semiconductor film, and the energy levels at the lower ends of the conduction bands of the crystalline silicon thin film and the first semiconductor film are It is, E CP, when the E C1, a E CP <E C1.
本態様によれば、結晶シリコン薄膜と第1の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続することになる。これにより、当該接合部分にスパイクが発生することを抑制することができるので、キンク現象の発生を抑制することができる。 According to this aspect, the energy level at the lower end of the conduction band at the junction between the crystalline silicon thin film and the first semiconductor film is continuous. Thereby, since it can suppress that a spike generate | occur | produces in the said junction part, generation | occurrence | production of a kink phenomenon can be suppressed.
また、本発明に係る薄膜トランジスタ装置の一態様において、前記第1の半導体膜と前記第2の半導体膜とは電子親和力が異なるように構成することができる。この場合、前記第1の半導体膜の電子親和力は、前記第2の半導体膜の電子親和力よりも大きいことが好ましい。 In one embodiment of the thin film transistor device according to the present invention, the first semiconductor film and the second semiconductor film can be configured to have different electron affinities. In this case, it is preferable that the electron affinity of the first semiconductor film is larger than the electron affinity of the second semiconductor film.
本態様によれば、電子親和力を調整することによって、容易にECP<EC1とすることができる。According to this aspect, it is possible to easily satisfy E CP <E C1 by adjusting the electron affinity.
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、バンドギャップが異なるように構成することができる。この場合、前記第1の半導体膜のバンドギャップは、前記第2の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近いことが好ましい。 Furthermore, in one embodiment of the thin film transistor device according to the present invention, the first semiconductor film and the second semiconductor film are semiconductor films containing silicon as a main component, and may be configured to have different band gaps. it can. In this case, the band gap of the first semiconductor film is preferably closer to the band gap of the crystalline silicon thin film than the band gap of the second semiconductor film.
本態様によれば、バンドギャップを調整することによって、容易にECP<EC1とすることができる。According to this aspect, it is possible to easily satisfy E CP <E C1 by adjusting the band gap.
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第1の半導体膜及び前記第2の半導体膜は、アモルファスシリコン膜である。 Furthermore, in one embodiment of the thin film transistor device according to the present invention, the first semiconductor film and the second semiconductor film are amorphous silicon films.
本態様によれば、第2の半導体膜によって、有機材料からなる絶縁膜に含まれる正の固定電荷によって形成されるバックチャネルを抑制することができる。従って、バックチャネルの形成を抑制しつつ、キンク現象の発生を抑制することができる。 According to this aspect, the back channel formed by the positive fixed charge contained in the insulating film made of the organic material can be suppressed by the second semiconductor film. Therefore, it is possible to suppress the occurrence of the kink phenomenon while suppressing the formation of the back channel.
また、本発明に係る薄膜トランジスタ装置の一態様において、前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、それぞれの半導体膜の結晶化率が異なるように構成することができる。この場合、前記第1の半導体膜の結晶化率は、前記第2の半導体膜の結晶化率よりも大きいことが好ましい。 In one embodiment of the thin film transistor device according to the present invention, the first semiconductor film and the second semiconductor film are semiconductor films containing silicon as a main component, and the crystallization ratios of the respective semiconductor films are different. It can be constituted as follows. In this case, it is preferable that the crystallization rate of the first semiconductor film is larger than the crystallization rate of the second semiconductor film.
本態様によれば、結晶シリコン薄膜と第1の半導体膜との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にすることができるので、当該接合部分にスパイクが発生することを抑制することができる。 According to this aspect, the energy level at the lower end of the conduction band can be made continuous at the junction between the crystalline silicon thin film and the first semiconductor film, so that a spike is generated at the junction. Can be suppressed.
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第1の半導体膜は、前記結晶シリコン薄膜と接していることが好ましい。 Furthermore, in one embodiment of the thin film transistor device according to the present invention, it is preferable that the first semiconductor film is in contact with the crystalline silicon thin film.
本態様によれば、結晶シリコン薄膜の表面付近に成膜されるアモルファスシリコン膜が、結晶シリコン薄膜の結晶性を引き継いで結晶化されるので、下層の第1の半導体膜の結晶化率を上層の第2の半導体膜の結晶化率よりも容易に大きくすることができる。 According to this aspect, since the amorphous silicon film formed near the surface of the crystalline silicon thin film is crystallized taking over the crystallinity of the crystalline silicon thin film, the crystallization rate of the lower first semiconductor film is increased. The crystallization rate of the second semiconductor film can be easily increased.
ここで、本発明に係る薄膜トランジスタ装置の一態様において、前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ECPと前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位EC1とは、前記結晶シリコン薄膜と前記第1の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されていることが好ましい。この場合、前記第1の半導体膜から前記結晶シリコン薄膜にわたって、前記第1の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がないように構成することが好ましい。Here, in one aspect of the thin film transistor device according to the present invention, the energy level E CP at the lower end of the conduction band of the crystalline silicon thin film and the energy level E C1 at the lower end of the conduction band of the first semiconductor film are Preferably, the energy level of the lower end of the conduction band is adjusted so that no spike is generated at the junction between the crystalline silicon thin film and the first semiconductor film. In this case, it is preferable that the conduction band of the first semiconductor film and the crystalline silicon thin film has no barrier from the first semiconductor film to the crystalline silicon thin film.
本態様によれば、キンク現象の発生を抑制することができるので、TFT特性に優れた薄膜トランジスタ装置を実現することができる。 According to this aspect, since the occurrence of the kink phenomenon can be suppressed, a thin film transistor device having excellent TFT characteristics can be realized.
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第1の半導体膜は、カーボン及びゲルマニウムのいずれかを含むように構成してもよい。 Furthermore, in one embodiment of the thin film transistor device according to the present invention, the first semiconductor film may be configured to contain either carbon or germanium.
本態様によれば、第1の半導体膜にカーボンを含有させることによって、コンダクションバンドの下端のエネルギー準位を調整することができる。あるいは、第1の半導体膜にゲルマニウムを含有させることによって、バレンスバンドの上端のエネルギー準位を調整することができる。これにより、容易にECP<EC1とすることができる。According to this aspect, the energy level of the lower end of the conduction band can be adjusted by containing carbon in the first semiconductor film. Alternatively, the energy level of the upper end of the valence band can be adjusted by including germanium in the first semiconductor film. As a result, E CP <E C1 can be easily achieved .
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様は、基板を準備する第1工程と、前記基板上にゲート電極を形成する第2工程と、前記ゲート電極上にゲート絶縁膜を形成する第3工程と、前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第4工程と、少なくとも前記チャネル領域上に、複数の半導体膜を形成する第5工程と、前記チャネル領域の上方であって前記複数の半導体膜上に、有機材料からなる絶縁膜を形成する第6工程と、前記絶縁膜の一端にソース電極を形成するとともに、前記ソース電極と対向するように前記絶縁膜の他端にドレイン電極を形成する第7工程と、を含み、前記第5工程において、少なくとも第1の半導体膜を形成するとともに当該第1の半導体膜上に第2の半導体膜を形成し、前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、前記第5工程において、ECP<EC1となるように前記第1の半導体膜と前記第2の半導体膜とを形成するものである。In one embodiment of the method for manufacturing a thin film transistor device according to the present invention, a first step of preparing a substrate, a second step of forming a gate electrode on the substrate, and forming a gate insulating film on the gate electrode. A third step, a fourth step of forming a crystalline silicon thin film having a channel region on the gate insulating film, a fifth step of forming a plurality of semiconductor films on at least the channel region, A sixth step of forming an insulating film made of an organic material on the plurality of semiconductor films, and forming a source electrode at one end of the insulating film and facing the source electrode And forming a drain electrode on the other end of the first semiconductor film. In the fifth step, at least a first semiconductor film is formed and a second semiconductor film is formed on the first semiconductor film. Formed, respectively the energy levels of the lower end of the conduction band of the crystalline silicon thin film and the first semiconductor film, E CP, when the E C1, in the fifth step, so that E CP <E C1 The first semiconductor film and the second semiconductor film are formed.
本態様によれば、結晶シリコン薄膜と第1の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続するように、結晶シリコン薄膜、第1の半導体膜及び第2の半導体膜からなる半導体層を形成することができる。これにより、当該接合部分にスパイクが発生することを抑制することができるので、キンク現象の発生が抑制された薄膜トランジスタ装置を製造することができる。 According to this aspect, the crystalline silicon thin film, the first semiconductor film, and the second semiconductor film are formed so that the energy level at the lower end of the conduction band at the junction between the crystalline silicon thin film and the first semiconductor film is continuous. A semiconductor layer made of can be formed. Thereby, since it can suppress that a spike generate | occur | produces in the said junction part, the thin-film transistor device with which generation | occurrence | production of the kink phenomenon was suppressed can be manufactured.
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第5工程において、前記第1の半導体膜と前記第2の半導体膜との電子親和力が異なるように、前記第1の半導体膜と前記第2の半導体膜とを形成するように構成することができる。この場合、前記第5工程において、前記第1の半導体膜の電子親和力が前記第2の半導体膜の電子親和力よりも大きくなるように、前記第1の半導体膜と前記第2の半導体膜とを形成することが好ましい。 Further, in one aspect of the method for manufacturing a thin film transistor device according to the present invention, in the fifth step, the first semiconductor film is formed such that the first semiconductor film and the second semiconductor film have different electron affinities. And the second semiconductor film can be formed. In this case, in the fifth step, the first semiconductor film and the second semiconductor film are formed so that the electron affinity of the first semiconductor film is larger than the electron affinity of the second semiconductor film. It is preferable to form.
本態様によれば、容易にECP<EC1の関係を満たす半導体層を形成することができる。According to this aspect, it is possible to easily form a semiconductor layer that satisfies the relationship E CP <E C1 .
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とはバンドギャップが異なるように形成してもよい。この場合、前記第5工程において、前記第1の半導体膜のバンドギャップが、前記第2の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第1の半導体膜と前記第2の半導体膜とを形成することが好ましい。 Furthermore, in one embodiment of the thin film transistor device according to the present invention, the first semiconductor film and the second semiconductor film are semiconductor films containing silicon as a main component. In the fifth step, the first semiconductor film The semiconductor film and the second semiconductor film may be formed so as to have different band gaps. In this case, in the fifth step, the first semiconductor film has a band gap that is closer to a band gap of the crystalline silicon thin film than a band gap of the second semiconductor film. It is preferable to form a film and the second semiconductor film.
本態様によれば、容易にECP<EC1の関係を満たす半導体層を形成することができる。According to this aspect, it is possible to easily form a semiconductor layer that satisfies the relationship E CP <E C1 .
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第5工程において、前記第1の半導体膜及び前記第2の半導体膜は、アモルファスシリコン膜によって形成することができる。 Furthermore, in one aspect of the method for manufacturing a thin film transistor device according to the present invention, in the fifth step, the first semiconductor film and the second semiconductor film can be formed of an amorphous silicon film.
本態様によれば、バックチャネルの形成が抑制されるとともにキンク現象の発生が抑制された薄膜トランジスタを製造することができる。 According to this aspect, it is possible to manufacture a thin film transistor in which the formation of the back channel is suppressed and the occurrence of the kink phenomenon is suppressed.
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とは結晶化率が異なるように形成してもよい。この場合、前記第5工程において、前記第1の半導体膜の結晶化率が前記第2の半導体膜の結晶化率よりも大きくなるように、前記第1の半導体膜と前記第2の半導体膜とを形成することが好ましい。 In the aspect of the method for manufacturing the thin film transistor device according to the invention, the first semiconductor film and the second semiconductor film are semiconductor films containing silicon as a main component, and in the fifth step, The first semiconductor film and the second semiconductor film may be formed to have different crystallization rates. In this case, in the fifth step, the first semiconductor film and the second semiconductor film so that the crystallization rate of the first semiconductor film is larger than the crystallization rate of the second semiconductor film. Are preferably formed.
本態様によれば、結晶シリコン薄膜と第1の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続的となる半導体層を形成することができる。 According to this aspect, it is possible to form a semiconductor layer in which the energy level at the lower end of the conduction band at the junction between the crystalline silicon thin film and the first semiconductor film is continuous.
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第5工程において、前記第1の半導体膜は前記結晶シリコン薄膜と接して形成することが好ましい。 Furthermore, in one aspect of the method for manufacturing a thin film transistor device according to the present invention, in the fifth step, the first semiconductor film is preferably formed in contact with the crystalline silicon thin film.
本態様によれば、結晶シリコン薄膜の表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜が下地層となって結晶化が進むので、下層の第1の半導体膜の結晶化率を上層の第2の半導体膜の結晶化率よりも容易に大きくすることができる。 According to this aspect, since the amorphous silicon film formed in the vicinity of the surface of the crystalline silicon thin film is crystallized by using the crystalline silicon thin film as a base layer, the crystallization rate of the lower first semiconductor film is increased. The crystallization rate of the second semiconductor film can be easily increased.
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第5工程において、前記第1の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させてもよい。 Furthermore, in one aspect of the method for manufacturing a thin film transistor device according to the present invention, in the fifth step, the first semiconductor film may contain carbon or germanium.
本態様によれば、第1の半導体膜にカーボンを含有させることによって、コンダクションバンドの下端のエネルギー準位を調整することができる。あるいは、第1の半導体膜にゲルマニウムを含有させることによって、バレンスバンドの上端のエネルギー準位を調整することができる。これにより、容易にECP<EC1の関係を満たす半導体層を形成することができる。According to this aspect, the energy level of the lower end of the conduction band can be adjusted by containing carbon in the first semiconductor film. Alternatively, the energy level of the upper end of the valence band can be adjusted by including germanium in the first semiconductor film. Thereby, a semiconductor layer satisfying the relationship of E CP <E C1 can be easily formed.
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とを同一の真空装置内で連続して成膜してもよい。 Furthermore, in one mode of the method for manufacturing a thin film transistor device according to the present invention, in the fifth step, the first semiconductor film and the second semiconductor film are continuously formed in the same vacuum apparatus. Also good.
これにより、ECP<EC1の関係を満たす第1の半導体膜及び第2の半導体膜を同時に形成することができる。特に、結晶化率の異なる第1の半導体膜と第2の半導体膜とを容易に連続成膜することができる。Thereby, the first semiconductor film and the second semiconductor film satisfying the relationship of E CP <E C1 can be formed at the same time. In particular, the first semiconductor film and the second semiconductor film having different crystallization rates can be easily and continuously formed.
(実施の形態)
以下、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。(Embodiment)
Hereinafter, a thin film transistor device and a manufacturing method thereof according to the present invention will be described based on embodiments, but the present invention is specified based on the description of the scope of claims. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the claims are not necessarily required to achieve the object of the present invention, but are described as constituting more preferable embodiments. . Each figure is a schematic diagram and is not necessarily illustrated exactly.
(薄膜トランジスタ装置の構成)
まず、本発明の実施の形態に係る薄膜トランジスタ装置10の構成について、図1を用いて説明する。図1は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。(Configuration of thin film transistor device)
First, the configuration of a thin
図1に示すように、本発明の実施の形態に係る薄膜トランジスタ装置10は、ボトムゲート型の薄膜トランジスタ装置であって、基板1と、基板1の上方に順次形成された、ゲート電極2、ゲート絶縁膜3、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6と、チャネル領域の上方に形成された絶縁膜7と、一対のコンタクト層8と、一対のソース電極9S及びドレイン電極9Dとを備える。以下、本実施の形態に係る薄膜トランジスタ装置10の各構成要素について詳述する。
As shown in FIG. 1, a thin
基板1は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン薄膜4に侵入することを防止するために、基板1上にシリコン窒化膜(SiNx)、酸化シリコン(SiOy)又はシリコン酸窒化膜(SiOyNx)等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板1への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば100nm〜2000nm程度とすることができる。
The
ゲート電極2は、基板1上に所定形状でパターン形成される。ゲート電極2は、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、タングステン(W)、チタン(Ti)、クロム(Cr)、及びモリブデンタングステン(MoW)等によって構成することができる。ゲート電極2の膜厚は、例えば20〜500nm程度とすることができる。
The
ゲート絶縁膜3は、ゲート電極2上に形成され、本実施の形態では、ゲート電極2を覆うように基板1上の全面に形成される。ゲート絶縁膜3は、例えば、酸化シリコン(SiOy)、窒化シリコン(SiNx)、シリコン酸窒化膜(SiOyNx)、酸化アルミニウム(AlOz)又は酸化タンタル(TaOw)の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜3の膜厚は、例えば50nm〜300nmとすることができる。The
なお、本実施の形態では、TFTのチャネル領域となる半導体層として結晶シリコン薄膜4が含まれているので、ゲート絶縁膜3としては酸化シリコンを用いることが好ましい。これは、TFTにおける良好な閾値電圧特性を維持するためには結晶シリコン薄膜4とゲート絶縁膜3との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
In the present embodiment, since the crystalline silicon
結晶シリコン薄膜4は、ゲート絶縁膜3上に形成される半導体膜であって、ゲート電極2の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。TFTのチャネル長は、チャネル保護層である絶縁膜7の幅として定義される。
The crystalline silicon
結晶シリコン薄膜4は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。結晶シリコン薄膜4は、例えば、非結晶性の非晶質シリコン(アモルファスシリコン)を結晶化することによって形成することができる。また、結晶シリコン薄膜4は、アモルファスシリコン(非結晶シリコン)と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくとも結晶シリコン薄膜4の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。結晶シリコン薄膜4の膜厚は、例えば20nm〜100nm程度とすることができる。なお、結晶シリコン薄膜4に含まれるシリコン結晶の主面方位は[100]であることが好ましい。これにより、結晶性に優れたた結晶シリコン薄膜4を形成することができる。
The crystalline silicon
なお、結晶シリコン薄膜4における結晶シリコンの平均結晶粒径は、5nm〜1000nm程度であり、結晶シリコン薄膜4には、上記のような平均結晶粒径が100nm以上の多結晶、あるいは、平均結晶粒径が10nm〜100nmのマイクロクリスタル(μc)と呼ばれる微結晶も含まれる。
In addition, the average crystal grain size of the crystalline silicon in the crystalline silicon
第1の半導体膜5及び第2の半導体膜6は、結晶シリコン薄膜4とともに、結晶シリコン薄膜4上に形成された半導体層である。この半導体層は、複数の半導体膜によって構成された積層膜であり、本実施の形態では、第1の半導体膜5と第2の半導体膜6との2層で構成されている。
The
第1の半導体膜5は、結晶シリコン薄膜4の上面と接するようにして結晶シリコン薄膜4上に形成されている。また、第2の半導体膜6は、第1の半導体膜5と連続して第1の半導体膜5上に形成されている。第1の半導体膜5及び第2の半導体膜6の膜厚はいずれも20nm程度とすることができる。なお、第1の半導体膜5の膜厚の好適な範囲は、10nm〜100nmであり、第2の半導体膜6の膜厚の好適な範囲は、10nm〜40nmである。
The
ここで、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6のコンダクションバンド(伝導帯)の下端のエネルギー準位をそれぞれ、ECP、EC1とすると、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6は、ECP<EC1の関係を満たすように構成されている。Here, when the energy levels at the lower ends of the conduction bands (conduction bands) of the crystalline silicon
また、本実施の形態において、第1の半導体膜5と第2の半導体膜6とは、電子親和力が異なるように構成されている。この場合、第1の半導体膜5の電子親和力が第2の半導体膜6の電子親和力よりも大きくなるように構成することが好ましい。なお、半導体膜における電子親和力とは、真空準位とコンダクションバンドの下端のエネルギー準位との差である。つまり、電子親和力によって、半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整することができる。
In the present embodiment, the
また、本実施の形態において、第1の半導体膜5と第2の半導体膜6とは、結晶化率が異なるように構成されている。この場合、第1の半導体膜5の結晶化率が、第2の半導体膜6の結晶化率よりも大きくなるように構成することが好ましい。結晶化率をこのようにすることで、容易にECP<EC1とすることができる。本実施の形態における第1の半導体膜5は、結晶粒径が5nm以上100nm以下である結晶シリコン粒を含む。また、第1の半導体膜5の厚み方向の結晶化率は結晶シリコン薄膜4に近づくに従って漸次高くなっており、本実施の形態では、第1の半導体膜5の結晶シリコン粒の結晶粒径が結晶シリコン薄膜に向かうに従って徐々に大きくなっている。一方、本実施の形態における第2の半導体膜6は結晶化されておらず、結晶化率はゼロである。In the present embodiment, the
なお、結晶化率とは、例えば半導体膜がシリコンを主成分とする場合、シリコン半導体膜の組織が結晶化されている度合いを意味し、例えば、上述のように結晶粒径の大小で表すこともできるし、同一結晶粒径における密度の大小等によっても表すことができる。また、結晶化率は、結晶成分のみによる結晶化率、あるいは、結晶成分と非結晶成分(アモルファス成分)とによる結晶化率として表すことができる。 Note that the crystallization rate means, for example, the degree to which the structure of the silicon semiconductor film is crystallized when the semiconductor film is mainly composed of silicon, for example, expressed by the size of the crystal grain size as described above. It can also be represented by the density of the same crystal grain size. The crystallization rate can be expressed as a crystallization rate due to only a crystalline component or as a crystallization rate due to a crystalline component and an amorphous component (amorphous component).
本実施の形態において、第1の半導体膜5及び第2の半導体膜6は、いずれも意図的に不純物のドーピングを行っていないアモルファスシリコン膜(真性アモルファスシリコン)によって形成されている。例えば、製造後のTFTにおいて、第1の半導体膜5及び第2の半導体膜6がいずれもアモルファスシリコン膜(非結晶シリコン膜)のままであって、かつ、各半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することができる。あるいは、第1の半導体膜5及び第2の半導体膜6の一方はアモルファスシリコン膜であり他方は結晶性シリコンを含む結晶シリコン薄膜であり、かつ、各半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することもできる。なお、一般的に、アモルファスシリコン膜の組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜の組織には、微結晶の結晶成分も含まれる。
In the present embodiment, each of the
絶縁膜7は、チャネル領域を含む半導体層(結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6)を保護するチャネル保護膜である。すなわち、絶縁膜7は、チャネルエッチングストッパ(CES)層として機能し、一対のコンタクト層8を形成するときのエッチング処理時において、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6がエッチングされることを防止する機能を有する。
The insulating
絶縁膜7は、チャネル領域の上方であって、第1の半導体膜5及び第2の半導体膜6の上に形成される。本実施の形態において、絶縁膜7は、第2の半導体膜6の直上であってチャネル領域に対応する領域に形成される。
The insulating
また、絶縁膜7は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層として構成される。本実施の形態において、絶縁膜7は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。絶縁膜7を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。
The insulating
絶縁膜7の主成分である有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の1種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は1,4−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
As the organic resin material that is the main component of the insulating
絶縁膜7を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、絶縁膜7の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
When the insulating
絶縁膜7の膜厚は、例えば300nm〜1000nmとすることができる。絶縁膜7の膜厚の下限は、エッチングによるマージン及び絶縁膜7中の固定電荷の影響を抑制すること等を考慮して決定される。また、絶縁膜7の膜厚の上限は、コンタクト層8やソース電極9S及びドレイン電極9Dとの段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
The film thickness of the insulating
一対のコンタクト層8は、不純物を高濃度に含む非晶質半導体膜からなり、結晶シリコン薄膜4のチャネル領域の上方に絶縁膜7を介して形成される。また、一対のコンタクト層8は、所定の間隔をあけて対向配置される。
The pair of
本実施の形態において、一対のコンタクト層8のうちの一方は、絶縁膜7の一方の端部及び第2の半導体膜6に跨るようにして形成されており、絶縁膜7の一方の端部における上部と側面、及び、絶縁膜7の一方の側面側領域における第2の半導体膜6の上面を覆うように形成される。また、一対のコンタクト層8のうちの他方は、絶縁膜7の他方の端部及び第2の半導体膜6に跨るようにして形成されており、絶縁膜7の他方の端部における上部と側面、及び、絶縁膜7の他方の側面側領域における第2の半導体膜6の上面を覆うように形成される。
In the present embodiment, one of the pair of
一対のコンタクト層8は、例えば、アモルファスシリコンに不純物としてリン(P)をドーピングしたn型半導体膜によって構成することができ、1×1019[atm/cm3]以上の高濃度の不純物を含むn+層である。また、コンタクト層8の膜厚は、例えば5nm〜100nmとすることができる。The pair of
なお、一対のコンタクト層8は、下層の低濃度の電界緩和層(n−層)と上層の高濃度のコンタクト層(n+層)との2層から構成されてもよい。低濃度の電界緩和層には1×1017[atm/cm3]程度のリンがドーピングされている。上記2層はCVD(Chemical Vapor Deposition)装置において連続的に形成することが可能である。The pair of
一対のソース電極9S及びドレイン電極9Dのそれぞれは、結晶シリコン薄膜4のチャネル領域の上方において、絶縁膜7の両端部上及び絶縁膜7の両側における一対のコンタクト層8上に形成される。また、一対のソース電極9S及びドレイン電極9Dは、所定の間隔をあけて対向配置される。
Each of the pair of
ソース電極9Sは、一方のコンタクト層8を介して、絶縁膜7の一方の端部(一端部)及び第2の半導体膜6に跨るようにして形成されている。また、ドレイン電極9Dは、他方のコンタクト層8を介して、絶縁膜7の他方の端部(他端部)及び第2の半導体膜6に跨るようにして形成されている。
The source electrode 9 </ b> S is formed so as to straddle one end (one end) of the insulating
本実施の形態において、ソース電極9S及びドレイン電極9Dは、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、銅(Cu)、チタン(Ti)及びクロム(Cr)等によって構成される。本実施の形態では、ソース電極9S及びドレイン電極9Dは、MoW/Al/MoWの三層構造によって形成されている。ソース電極9S及びドレイン電極9Dの膜厚は、例えば、100nm〜500nm程度とすることができる。
In the present embodiment, the
次に、本実施の形態に係る薄膜トランジスタ装置10の作用効果について、本発明に至った経緯も含めて以下説明する。
Next, operational effects of the thin
チャネル保護型の薄膜トランジスタ装置では、チャネル保護層となる絶縁膜に正の固定電荷が存在する。特に、有機材料を用いて塗布型のチャネル保護層を構成する場合は、SiO2等の無機材料によってチャネル保護層を構成する場合と比べて、より多くの正の固定電荷がチャネル保護層に含まれることになる。このため、この固定電荷によってチャネル層(結晶シリコン薄膜)にバックチャネルが形成されてリーク電流が発生し、オフ特性が劣化する。ここで、バックチャネルとは、ソース電極からドレイン電極に向けてチャネル層内におけるチャネル保護層側との界面付近を経由する寄生電流の経路のことである。In a channel protection type thin film transistor device, positive fixed charges exist in an insulating film serving as a channel protection layer. In particular, when a coating-type channel protective layer is formed using an organic material, more positive fixed charges are included in the channel protective layer than when a channel protective layer is formed of an inorganic material such as SiO 2. Will be. For this reason, a back channel is formed in the channel layer (crystalline silicon thin film) by this fixed charge, a leak current is generated, and the off-characteristic is deteriorated. Here, the back channel is a path of a parasitic current passing through the vicinity of the interface with the channel protective layer side in the channel layer from the source electrode toward the drain electrode.
従って、チャネル保護型の薄膜トランジスタ装置において、図2に示すように、チャネル層(結晶シリコン薄膜)とチャネル保護層との間にアモルファスシリコン膜からなる半導体膜を設けることが考えられる。図2は、比較例に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。なお、図2において、図1に示す構成要素と同じ構成要素には、同じ符号を付している。 Therefore, in a channel protection type thin film transistor device, as shown in FIG. 2, a semiconductor film made of an amorphous silicon film may be provided between the channel layer (crystalline silicon thin film) and the channel protection layer. FIG. 2 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to a comparative example. In FIG. 2, the same components as those shown in FIG. 1 are denoted by the same reference numerals.
図2に示すように、比較例に係る薄膜トランジスタ装置10Aでは、多結晶シリコン薄膜からなる結晶シリコン薄膜4とチャネル保護層である絶縁膜7との間に、バックチャネル層として、アモルファスシリコン膜からなる半導体膜6Aを形成している。すなわち、比較例に係る薄膜トランジスタ装置10Aの構成は、本実施の形態に係る薄膜トランジスタ装置10と比べて、半導体層の中に第1の半導体膜5が存在しない構成となっている。
As shown in FIG. 2, in the thin
そして、比較例に係る薄膜トランジスタ装置10Aの構成とすることにより、半導体膜6A(アモルファスシリコン膜)の局在準位密度(トラップ密度)における負キャリアの電荷密度によって絶縁膜7の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
Then, by adopting the configuration of the thin
しかしながら、図2に示す比較例に係る薄膜トランジスタ装置10Aでは、ドレイン電流−ドレインソース間電圧(Id−Vds)特性において、キンク現象が発生することが分かった。
However, it was found that in the thin
そこで、本願発明者は、このキンク現象が発生する原因について鋭意検討した。その結果、バックチャネルの形成を抑制するために導入したアモルファスシリコン膜が原因となって、キンク現象が生じることをつきとめた。以下、この検討結果について、図3A、図3B、図4A、図4B及び図5を用いて説明する。 Therefore, the inventor of the present application diligently studied the cause of the occurrence of the kink phenomenon. As a result, it was found that the kink phenomenon occurs due to the amorphous silicon film introduced to suppress the formation of the back channel. Hereinafter, the examination results will be described with reference to FIGS. 3A, 3B, 4A, 4B, and 5. FIG.
ここで、図3A及び図3Bは、半導体層として多結晶シリコン薄膜(Poly−Si)とアモルファスシリコン膜(a−Si)とを用いた薄膜トランジスタ装置における半導体層の電子濃度及び電界分布を示す図である。また、図4Aは、図3A及び図3Bに対応する薄膜トランジスタ装置における半導体層の電荷量を示す図であり、図4Bは、図3A及び図3Bに対応する薄膜トランジスタ装置における半導体層の電界を示す図である。また、図5は、図3A及び図3Bに対応する薄膜トランジスタ装置におけるドレイン電流とソースドレイン間電圧との関係を示す図である。 Here, FIGS. 3A and 3B are diagrams showing electron concentration and electric field distribution of a semiconductor layer in a thin film transistor device using a polycrystalline silicon thin film (Poly-Si) and an amorphous silicon film (a-Si) as a semiconductor layer. is there. 4A is a diagram showing the charge amount of the semiconductor layer in the thin film transistor device corresponding to FIGS. 3A and 3B, and FIG. 4B is a diagram showing the electric field of the semiconductor layer in the thin film transistor device corresponding to FIGS. 3A and 3B. It is. FIG. 5 is a diagram showing the relationship between the drain current and the source-drain voltage in the thin film transistor device corresponding to FIGS. 3A and 3B.
図3A及び図3Bに示すように、多結晶シリコン薄膜とアモルファスシリコン膜との2層構造の薄膜トランジスタ装置において、アモルファスシリコン膜の電子親和力が3.7eVである場合(図3A)は、アモルファスシリコン膜の電子親和力が4.0eVである場合(図3B)と比べて、ドレイン電極の下部において、電子密度が高くなり、電界が集中していることが分かる。なお、多結晶シリコン薄膜の電子親和力は4.12eVである。 As shown in FIGS. 3A and 3B, in a thin film transistor device having a two-layer structure of a polycrystalline silicon thin film and an amorphous silicon film, when the electron affinity of the amorphous silicon film is 3.7 eV (FIG. 3A), the amorphous silicon film It can be seen that the electron density is higher and the electric field is concentrated in the lower portion of the drain electrode as compared with the case where the electron affinity of the electrode is 4.0 eV (FIG. 3B). The electron affinity of the polycrystalline silicon thin film is 4.12 eV.
また、図4Aに示すように、アモルファスシリコン膜の電子親和力が3.7eVである場合(図3A)は、アモルファスシリコン膜の電子親和力が4.0eVである場合(図3B)と比べて、多結晶シリコン薄膜とアモルファスシリコン膜との界面に、より多くの電荷が蓄積されていることが分かる。 Further, as shown in FIG. 4A, when the electron affinity of the amorphous silicon film is 3.7 eV (FIG. 3A), compared with the case where the electron affinity of the amorphous silicon film is 4.0 eV (FIG. 3B), It can be seen that more charges are accumulated at the interface between the crystalline silicon thin film and the amorphous silicon film.
さらに、図4Bに示すように、アモルファスシリコン膜の電子親和力が3.7eVである場合(図3A)は、アモルファスシリコン膜の電子親和力が4.0eVである場合(図3B)と比べて、数倍程度の強電界がアモルファスシリコン膜に発生していることも分かる。 Furthermore, as shown in FIG. 4B, when the electron affinity of the amorphous silicon film is 3.7 eV (FIG. 3A), the number is smaller than when the electron affinity of the amorphous silicon film is 4.0 eV (FIG. 3B). It can also be seen that a double electric field is generated in the amorphous silicon film.
そして、図5に示すように、アモルファスシリコン膜の電子親和力が3.7eVである場合(図3A)、特に、Vdsが高い場合にキンク現象が発生することが分かる。一方、アモルファスシリコン膜の電子親和力が4.0eVである場合(図3B)は、アモルファスシリコン膜の電子親和力が3.7eVである場合(図3A)と比べて、キンクが抑制されていることが分かる。 As shown in FIG. 5, it can be seen that the kink phenomenon occurs when the electron affinity of the amorphous silicon film is 3.7 eV (FIG. 3A), particularly when Vds is high. On the other hand, when the electron affinity of the amorphous silicon film is 4.0 eV (FIG. 3B), the kink is suppressed as compared with the case where the electron affinity of the amorphous silicon film is 3.7 eV (FIG. 3A). I understand.
このように、薄膜トランジスタ装置における半導体層が多結晶シリコン薄膜とアモルファスシリコン膜との積層構造である場合、アモルファスシリコン膜の電子親和力によってキンク現象が変動することが分かった。特に、アモルファスシリコン膜の電子親和力を小さくすると、すなわち、アモルファスシリコン膜の電子親和力を多結晶シリコン薄膜の電子親和力から遠ざけると、ドレインソース間電圧(Vds)が低い場合においてもキンク現象が発生することが分かった。 Thus, it was found that when the semiconductor layer in the thin film transistor device has a laminated structure of a polycrystalline silicon thin film and an amorphous silicon film, the kink phenomenon varies depending on the electron affinity of the amorphous silicon film. In particular, if the electron affinity of the amorphous silicon film is reduced, that is, the electron affinity of the amorphous silicon film is moved away from the electron affinity of the polycrystalline silicon thin film, a kink phenomenon occurs even when the drain-source voltage (Vds) is low. I understood.
以上の検討結果から、アモルファスシリコン膜の電子親和力を調整することによって、キンク現象を抑制できることが分かった。また、アモルファスシリコン膜の電子親和力を、多結晶シリコン薄膜の電子親和力に近づけることにより、キンク現象を抑制できることも分かった。なお、電子親和力は、上述のとおり、真空準位とコンダクションバンドの下端のエネルギー準位ECとの差であることから、アモルファスシリコン膜のコンダクションバンドの下端のエネルギー準位を調整することでキンク現象を抑制することができる。From the above examination results, it was found that the kink phenomenon can be suppressed by adjusting the electron affinity of the amorphous silicon film. It was also found that the kink phenomenon can be suppressed by bringing the electron affinity of the amorphous silicon film close to that of the polycrystalline silicon thin film. Since the electron affinity is the difference between the vacuum level and the energy level E C at the lower end of the conduction band as described above, the energy level at the lower end of the conduction band of the amorphous silicon film should be adjusted. The kink phenomenon can be suppressed.
一方、上述のように、多結晶シリコン薄膜とチャネル保護層である絶縁膜との間に形成するアモルファスシリコン膜は、チャネル保護層に含まれる正の固定電荷によって形成されるバックチャネルを抑制する機能を有する。このため、キンク現象を抑制するために、単にアモルファスシリコン膜の電子親和力やコンダクションバンドの下端のエネルギー準位を調整するだけでは、アモルファスシリコン膜によるバックチャネルの抑制効果が低減し、却ってTFTの特性が劣化する場合もある。 On the other hand, as described above, the amorphous silicon film formed between the polycrystalline silicon thin film and the insulating film which is the channel protective layer has a function of suppressing the back channel formed by the positive fixed charge contained in the channel protective layer. Have For this reason, in order to suppress the kink phenomenon, simply adjusting the electron affinity of the amorphous silicon film or the energy level at the lower end of the conduction band reduces the effect of suppressing the back channel by the amorphous silicon film. The characteristics may deteriorate.
そこで、本願発明者は、図1に示すように、チャネル保護層である絶縁膜7とゲート絶縁膜3との間における半導体層として、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6が含まれるように構成するとともに、各半導体膜におけるコンダクションバンドの下端のエネルギー準位がECP<EC1の関係を満たすように構成した。これにより、キンク現象を抑制することができる。Therefore, as shown in FIG. 1, the inventor of the present application uses a crystalline silicon
次に、このキンク現象を抑制する効果について、図6、図7A及び図7Bを用いて、比較例に係る薄膜トランジスタ装置10Aと比較しながら説明する。図6は、図1に示す本実施の形態に係る薄膜トランジスタ装置(本発明)における半導体膜のエネルギーバンド(a)と、図2に示す比較例に係る薄膜トランジスタ装置(比較例)における半導体膜のエネルギーバンド(b)とを示す図である。なお、図6において、EC、Ef及びEVは、それぞれ、コンダクションバンド(伝導帯)の下端のエネルギー準位、フェルミ準位、バレンスバンド(価電子帯)の上端のエネルギー準位を表している。また、図7Aは、比較例に係る薄膜トランジスタ装置におけるドレイン電圧(Vds)に対するドレイン電流(Id)の関係を示す図であり、図7Bは、本発明の実施の形態に係る薄膜トランジスタ装置におけるドレイン電圧(Vds)に対するドレイン電流(Id)の関係を示す図である。Next, the effect of suppressing the kink phenomenon will be described using FIG. 6, FIG. 7A and FIG. 7B while comparing with the thin
図6(a)に示すように、比較例に係る薄膜トランジスタ装置10Aでは、半導体膜6Aのバンドギャップが結晶シリコン薄膜4のバンドギャップよりも大きくなっている。また、コンダクションバンドの下端のエネルギー準位ECは、結晶シリコン薄膜4よりも半導体膜6Aの方が高く、電子親和力は、半導体膜6Aよりも結晶シリコン薄膜4の方が大きくなっている。このため、比較例に係る薄膜トランジスタ装置10Aでは、結晶シリコン薄膜4と半導体膜6Aとの接合部分におけるコンダクションバンドの下端のエネルギー準位ECに大きな差が発生し、この接合部分に尖った不連続な部分(スパイク)が生じている。この結果、上述のように、結晶シリコン薄膜4と半導体膜6Aとの接合部分に電荷が蓄積して半導体膜6Aに強電界が発生し、図7Aに示すように、キンク現象が発生する。特に、ゲート電圧(Vgs)が高くなるほど、ドレイン電圧(Vds)が低い場合からキンク現象が発生している。As shown in FIG. 6A, in the thin
これに対して、図6(b)に示すように、本実施の形態に係る薄膜トランジスタ装置10では、結晶シリコン薄膜4と第2の半導体膜6との間に形成される第1の半導体膜5のコンダクションバンドの下端のエネルギー準位EC1が、結晶シリコン薄膜4のコンダクションバンドの下端のエネルギー準位ECPよりも大きくなるように設定されている。On the other hand, as shown in FIG. 6B, in the thin
これにより、結晶シリコン薄膜4と第1の半導体膜5との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続し、第1の半導体膜5から結晶シリコン薄膜4にわたって、第1の半導体膜5及び結晶シリコン薄膜4のコンダクションバンドには障壁がなくなる。この結果、本実施の形態に係る薄膜トランジスタ装置10では、結晶シリコン薄膜4と第1の半導体膜5との接合部分においてスパイクが発生しないので、図7Bに示すように、キンク現象の発生を抑制することができる。
Accordingly, the energy level at the lower end of the conduction band at the junction between the crystalline silicon
このように、本実施の形態に係る薄膜トランジスタ装置10において、第1の半導体膜5は、結晶シリコン薄膜4と第2の半導体膜6との間のコンダクションバンドの下端のエネルギー準位を調整するためのコンダクションバンド調整層として機能し、第1の半導体膜5のコンダクションバンドの下端のエネルギー準位EC1を所望に調整することによって、キンク現象の発生を抑制することができる。従って、TFT特性に優れた薄膜トランジスタ装置を実現することができる。Thus, in the thin
また、本実施の形態に係る薄膜トランジスタ装置10では、チャネル保護層である絶縁膜7の直下に形成される第2の半導体膜6が、バンドギャップが比較的に大きいアモルファスシリコン膜によって構成されている。これにより、チャネル保護層に含まれる正の固定電荷によって形成されるバックチャネルを抑制することができる。特に、本実施の形態では、チャネル保護層である絶縁膜7が有機材料によって構成され、より多くの固定電荷が絶縁膜7に含まれているので、第2の半導体膜6は、アモルファスシリコン膜によって構成することが好ましい。
In the thin
このように、本実施の形態に係る薄膜トランジスタ装置10のように、チャネル保護層を有機材料で構成したとしても、バックチャネルの形成を抑制してオフ特性を向上させることができるとともにキンク現象の発生を抑制することができるので、TFT特性に優れた薄膜トランジスタを実現することができる。
As described above, even when the channel protective layer is made of an organic material as in the thin
なお、本実施の形態において、第1の半導体膜5等の半導体膜のコンダクションバンドの下端のエネルギー準位は、電子親和力又はバンドギャップを変更することによって調整することができる。そして、本実施の形態では、第1の半導体膜5におけるコンダクションバンドの下端のエネルギー準位EC1を調整することで、各半導体膜のエネルギー準位が、ECP<EC1の関係を満たすように構成している。In the present embodiment, the energy level at the lower end of the conduction band of the semiconductor film such as the
例えば、シリコンを主成分とする第1の半導体膜5と第2の半導体膜6とのバンドギャップを異ならせるように構成することで、第1の半導体膜5及び第2の半導体膜6におけるコンダクションバンドの下端のエネルギー準位を調整することができる。この場合、第1の半導体膜5のバンドギャップが、第2の半導体膜6のバンドギャップよりも、結晶シリコン薄膜4のバンドギャップに近くなるように構成することが好ましい。この構成により、結晶シリコン薄膜4と第1の半導体膜5との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイクが発生することを抑制することができる。
For example, the
また、第1の半導体膜5におけるコンダクションバンドの下端のエネルギー準位EC1は、上述のとおり、シリコンを主成分とする第1の半導体膜5等の半導体膜の結晶化率を変更することによっても調整することができる。本実施の形態において、アモルファスシリコン膜からなる第1の半導体膜5の結晶化率は、アモルファスシリコン膜からなる第2の半導体膜6の結晶化率よりも大きくなるように構成している。この構成により、結晶シリコン薄膜4と第1の半導体膜5との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイクが発生することを抑制することができる。Further, the energy level E C1 at the lower end of the conduction band in the
ここで、実際に作製した本実施の形態に係る薄膜トランジスタ装置10の半導体膜の組織構造について、図8を用いて説明する。図8は、本発明の実施の形態に係る薄膜トランジスタ装置の断面を明視野によって観察したときのTEM像である。なお、図8における第1の半導体膜5及び第2の半導体膜6の成膜条件は、後述する条件にて行った。
Here, the structure of the semiconductor film of the thin
図8に示すように、本実施の形態に係る薄膜トランジスタ装置10における半導体膜は、膜厚が29nmの微結晶構造の結晶シリコン薄膜4と、膜厚が28nmのアモルファスシリコン膜からなる第1の半導体膜5と、膜厚が16nmのアモルファスシリコン膜からなる第2の半導体膜6とからなることが分かる。
As shown in FIG. 8, the semiconductor film in the thin
また、図8において、各半導体膜の結晶化率は、第2の半導体膜6、第1の半導体膜5及び結晶シリコン薄膜4の順で大きくなっており、特に、第1の半導体膜5においては、結晶シリコン薄膜4に近づくに従って漸次結晶化率が大きくなっていることが分かる。
In FIG. 8, the crystallization rate of each semiconductor film increases in the order of the
また、本実施の形態において、第1の半導体膜5等の半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整する方法として、電子親和力、結晶化率又はバンドギャップを変更する方法を例示したが、これに限らない。例えば、シリコンを主成分とする第1の半導体膜5等に不純物としてカーボン(C)等を含有させることによって、第1の半導体膜5等の半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整することもできる。このようにカーボン等の不純物を含有させることにより、コンダクションバンド側にバンドオフセット部を生じさせることができるので、第1の半導体膜5等の各半導体膜におけるコンダクションバンドの下端のエネルギー準位を変化させることができる。
Further, in the present embodiment, as a method for adjusting the energy level at the lower end of the conduction band in the semiconductor film such as the
また、本実施の形態では、ドレイン電極側に蓄積する電子によってコンダクションバンドにスパイクが発生することから、コンダクションバンドの下端のエネルギー準位を調整してスパイクを抑制したが、ソース電極側に蓄積する正孔によってバレンスバンドにスパイクが発生することも考えられる。この場合、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6の各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することによって、バレンスバンドのスパイクを抑制することができる。
In this embodiment, since spikes are generated in the conduction band due to electrons accumulated on the drain electrode side, the spike is suppressed by adjusting the energy level at the lower end of the conduction band. It is also conceivable that spikes are generated in the valence band due to accumulated holes. In this case, the spike of the valence band can be suppressed by adjusting the energy level at the upper end of the valence band in each of the crystalline silicon
この場合、上述のように、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6の各半導体膜における電子親和力、結晶化率又はバンドギャップを変更することによって、各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することができる。あるいは、シリコンを主成分とする第1の半導体膜5等の各半導体膜に対して、ゲルマニウム(Ge)等の不純物を含有させることによって、第1の半導体膜5等の半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することもできる。このようにゲルマニウム等を含有させることにより、バレンスバンド側にバンドオフセット部を生じさせることができるので、第1の半導体膜5等の各半導体膜におけるバレンスバンドの上端のエネルギー準位を変化させることができる。
In this case, as described above, by changing the electron affinity, the crystallization rate, or the band gap in each semiconductor film of the crystalline silicon
次に、本発明の実施の形態に係る薄膜トランジスタ装置10の製造方法について、図9A〜図9Iを用いて説明する。図9A〜図9Iは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における各工程の構成を模式的に示した断面図である。
Next, a method for manufacturing the thin
まず、図9Aに示すように、基板1としてガラス基板を準備する。なお、ゲート電極2を形成する前に、プラズマCVD等によって基板1上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
First, as shown in FIG. 9A, a glass substrate is prepared as the
次に、図9Bに示すように、基板1上に所定形状のゲート電極2を形成する。例えば、基板1上にMoWからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極2を形成することができる。MoWのウェットエッチングは、例えば、リン酸(HPO4)、硝酸(HNO3)、酢酸(CH3COOH)及び水を所定の配合で混合した薬液を用いて行うことができる。Next, as shown in FIG. 9B, a
次に、図9Cに示すように、ゲート電極2が形成された基板1を覆ってゲート絶縁膜3を形成する。例えば、ゲート電極2を覆うようにして酸化シリコンからなるゲート絶縁膜3をプラズマCVD等によって成膜する。酸化シリコンは、例えば、シランガス(SiH4)と亜酸化窒素ガス(N2O)とを所定の濃度比で導入することで成膜することができる。Next, as shown in FIG. 9C, a
次に、図9Dに示すように、ゲート絶縁膜3上に、チャネル領域を有する結晶シリコン薄膜4Mを形成する。例えば、アモルファスシリコン(非晶質シリコン)からなる非結晶シリコン薄膜をプラズマCVD等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることにより結晶シリコン薄膜4Mを形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス(SiH4)と水素ガス(H2)とを所定の濃度比で導入することで成膜することができる。Next, as illustrated in FIG. 9D, a crystalline silicon
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長370〜900nm程度のパルスレーザを用いたレーザアニール法、波長370〜900nm程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理(RTP)によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、CVDによる直接成長などの方法によって結晶シリコン薄膜4Mを成膜してもよい。
In this embodiment, the amorphous silicon thin film is crystallized by laser annealing using an excimer laser. As a crystallization method, a laser annealing method using a pulse laser with a wavelength of about 370 to 900 nm, a wavelength A laser annealing method using a continuous wave laser of about 370 to 900 nm or an annealing method by rapid thermal processing (RTP) may be used. Further, the crystalline silicon
その後、結晶シリコン薄膜4Mに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜4Mのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばH2、H2/アルゴン(Ar)等の水素ガスを含むガスを原料として高周波(RF)電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜4Mに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド(欠陥)が水素終端され、結晶シリコン薄膜4Mの結晶欠陥密度が低減して結晶性が向上する。Thereafter, hydrogen plasma treatment is performed on the silicon atoms of the crystalline silicon
次に、図9Eに示すように、結晶シリコン薄膜4Mのチャネル領域上に、第1の半導体膜5Mと第2の半導体膜6Mとからなる複数の半導体膜からなる積層膜を形成する。また、この工程では、結晶シリコン薄膜4M、第1の半導体膜5M及び第2の半導体膜6Mのコンダクションバンドの下端のエネルギー準位がECP<EC1の関係を満たすように、第1の半導体膜5Mと第2の半導体膜6Mとを形成する。Next, as illustrated in FIG. 9E, a stacked film including a plurality of semiconductor films including the
本実施の形態において、第1の半導体膜5Mと第2の半導体膜6Mとは同一の真空装置内で連続して成膜している。すなわち、第1の半導体膜5Mと第2の半導体膜6Mとは、真空を破らずに成膜される。例えば、結晶シリコン薄膜4Mを形成した後に、プラズマCVD等を用いて、所定の成膜条件によって結晶シリコン薄膜4M上にアモルファスシリコン膜を成膜することで、第1の半導体膜5Mと第2の半導体膜6Mとを連続成膜することができる。成膜条件としては、例えば、結晶シリコン薄膜4Mを形成するときのアモルファスシリコン膜の成膜条件よりもRFパワー密度を大きくしたり成膜レートを遅くしたりした条件とすることができる。
In the present embodiment, the
具体的には、平行平板型RFプラズマCVD装置を用いて、シランガス(SiH4)と水素ガス(H2)とを所定の濃度比で導入し、シランガスの流量を5〜15sccmとし、水素ガスの流量を40〜75sccmとし、圧力を1〜3Torrとし、RF電力を0.1〜0.4kw/cm−2とし、電極基板間距離を200〜600mmとして、第1の半導体膜5M及び第2の半導体膜6Mの積層膜を成膜することができる。本実施の形態では、シランガスの流量を10sccmとし、水素ガスの流量を60sccmとし、圧力を1.5Torrとし、RF電力を0.25kw/cm−2とし、電極基板間距離を300mmとして成膜した。Specifically, using a parallel plate RF plasma CVD apparatus, silane gas (SiH 4 ) and hydrogen gas (H 2 ) are introduced at a predetermined concentration ratio, and the flow rate of silane gas is set to 5 to 15 sccm. The flow rate is 40 to 75 sccm, the pressure is 1 to 3 Torr, the RF power is 0.1 to 0.4 kw / cm −2 , the distance between the electrode substrates is 200 to 600 mm, and the
このような成膜条件によって、アモルファスシリコン膜を結晶シリコン薄膜4と接するように成膜することで、結晶シリコン薄膜4Mの表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜4Mの結晶性を引き継ぐことになって自然と結晶化されていき、成膜が進んで結晶シリコン薄膜4Mから遠ざかるに従って膜中の結晶化率が小さくなり、結晶化率がゼロとなった後は、結晶化率がゼロであるアモルファス成分のみのアモルファスシリコン膜として第2の半導体膜6Mが成膜される。つまり、結晶シリコン薄膜4Mの表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜4Mが下地層となって結晶化が進み、これにより、自然と下層(第1の半導体膜5M)の結晶化率が上層(第2の半導体膜6M)の結晶化率よりも大きくなるようにして第1の半導体膜5Mと第2の半導体膜6Mとが形成される。
By forming the amorphous silicon film in contact with the crystalline silicon
あるいは、アモルファスシリコン膜の成膜中に積極的に成膜条件を切り替えることによっても結晶化率の異なる第1の半導体膜5Mと第2の半導体膜6Mとを成膜することもできる。例えば、シランガス(SiH4)及び水素ガス(H2)の原料ガスの濃度比や流量を変更したり、真空装置内の圧力を変更したりすることで、結晶化率の異なる第1の半導体膜5Mと第2の半導体膜6Mとを成膜することができる。Alternatively, the
これにより、ECP<EC1の関係を満たす第1の半導体膜5M及び第2の半導体膜6Mを同時に形成することができる。なお、このように本実施の形態では、第1の半導体膜5Mと第2の半導体膜6Mとは連続成膜によって形成されるので、結晶化率の異なる2層(第1の半導体層と第2の半導体層)からなる単一膜として考えることもできる。Thereby, the
また、この工程により、電子親和力が異なる第1の半導体膜5Mと第2の半導体膜M6とを含む半導体膜を形成することができる。本実施の形態では、第1の半導体膜5Mの電子親和力が第2の半導体膜6Mの電子親和力よりも大きくなるように、第1の半導体膜5Mと第2の半導体膜6Mとを形成することができる。
Further, by this step, a semiconductor film including the
また、この工程により、バンドギャップが異なる第1の半導体膜5Mと第2の半導体膜6Mとを含む半導体膜を形成することができる。本実施の形態では、第1の半導体膜5Mのバンドギャップが、第2の半導体膜6Mのバンドギャップよりも、結晶シリコン薄膜4Mのバンドギャップに近くなるように、第1の半導体膜5Mと第2の半導体膜6Mとを形成することができる。
Further, through this step, a semiconductor film including the
次に、図9Fに示すように、第2の半導体膜6M上に所定形状の絶縁膜7を形成する。この場合、まず、所定の塗布方式によって絶縁膜7を形成するための所定の有機材料を第2の半導体膜6M上に塗布し、スピンコートやスリットコートを行うことによって第2の半導体膜6M上の全面に絶縁膜形成用膜を成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件(回転数、ブレードの速度など)で制御することができる。なお、絶縁膜形成用膜の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。その後、絶縁膜形成用膜に対して約110℃の温度で約60秒間のプリベークを行って絶縁膜形成用膜を仮焼成する。これにより、絶縁膜形成用膜に含まれる溶剤が気化する。その後、フォトマスクを用いた露光と現像とを行うことによって絶縁膜形成用膜をパターニングし、所定形状の絶縁膜7を形成する。その後、パターン形成された絶縁膜7に対して280℃〜300℃の温度で約1時間のポストベークを行って絶縁膜7を本焼成して固化する。これにより、絶縁膜7中の有機成分の一部が気化及び分解して膜質が改善された絶縁膜7を形成することができる。
Next, as shown in FIG. 9F, an insulating
次に、図9Gに示すように、絶縁膜7を覆うようにして第2の半導体膜6M上に、コンタクト層8となるコンタクト層用膜8Mを形成する。例えば、プラズマCVDによって、リン等の5価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜8Mを成膜する。
Next, as illustrated in FIG. 9G, a
なお、コンタクト層用膜8Mは下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との2層から構成されてもよい。低濃度の電界緩和層は1×1017[atm/cm3]程度のリンをドーピングすることによって形成することができる。上記2層は、例えばCVC装置において連続的に形成することが可能である。The
次に、図9Hに示すように、コンタクト層用膜8M上に、ソース電極9S及びドレイン電極9Dをパターン形成する。この場合、まず、ソース電極9S及びドレイン電極9Dとなる材料で構成されたソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用膜8Mがエッチングストッパとして機能する。その後、レジストを除去することにより、図9Hに示すような所定形状のソース電極9S及びドレイン電極9Dを形成することができる。
Next, as shown in FIG. 9H, the
次に、ソース電極9S及びドレイン電極9Dをマスクとしてドライエッチングを施すことにより、コンタクト層用膜8M、第2の半導体膜6M、第1の半導体膜5M及び結晶シリコン薄膜4Mを島状にパターニングする。この工程で、連続形成された第1の半導体膜5と第2の半導体膜6とが同時にパターニングされる。これにより、図9Iに示すように、所定形状の一対のコンタクト層8と、第2の半導体膜6、第1の半導体膜5及び結晶シリコン薄膜4の複数の半導体膜からなる島状の半導体層を形成することができる。なお、ドライエッチングには、塩素系ガスを用いるとよい。
Next, the
このようにして、本発明の実施の形態に係る薄膜トランジスタ装置10を製造することができる。
Thus, the thin
なお、本実施の形態に係る製造方法において、第1の半導体膜5Mと第2の半導体膜6Mとは、同一の真空装置内で連続成膜することによって形成したが、第1の半導体膜5Mと第2の半導体膜6Mとを別々の工程において異なる成膜条件によって、別々に成膜しても構わない。これにより、第1の半導体膜5及び第2の半導体膜6の素子間のばらつきを抑制することができ、大型パネルに適した薄膜トランジスタ装置を実現することができる。
In the manufacturing method according to the present embodiment, the
また、本実施の形態に係る製造方法において、結晶シリコン薄膜4、第1の半導体膜5及び第2の半導体膜6は、同一工程で同時にエッチングすることによってパターン形成したが、結晶シリコン薄膜4のパターニングと、第1の半導体膜5及び第2の半導体膜6のパターニングとを別々の工程で行っても構わない。この場合、第1の半導体膜5及び第2の半導体膜6は、結晶シリコン薄膜4と同じ形状であってもよいし異なる形状であっても構わない。第1の半導体膜5及び第2の半導体膜6は、少なくともチャネル領域上に形成されていればよい。
In the manufacturing method according to the present embodiment, the crystalline silicon
また、本実施の形態に係る製造方法では、第1の半導体膜5M及び第2の半導体膜6Mを成膜する工程において、成膜条件を調整することによって、第1の半導体膜5及び第2の半導体膜6における電子親和力、結晶化率又はバンドギャップを変更して、コンダクションバンドの下端のエネルギー準位を調整したが、これに限らない。例えば、第1の半導体膜5及び第2の半導体膜6を成膜する工程において、シリコンを主成分とする第1の半導体膜5にカーボン等の不純物を含有させることによって、コンダクションバンドの下端のエネルギー準位を調整するように構成しても構わない。あるいは、バレンスバンドの上端のエネルギー準位を調整する場合は、第1の半導体膜5及び第2の半導体膜6を成膜する工程において、シリコンを主成分とする第1の半導体膜5にゲルマニウム等の不純物を含有させてもよい。なお、第1の半導体膜5にカーボンやゲルマニウム等の不純物を含有させる場合、第1の半導体膜5と第2の半導体膜6とを別々の工程で成膜することが好ましい。
In the manufacturing method according to the present embodiment, the
次に、上記の実施の形態に係る薄膜トランジスタ装置10を表示装置に適用した例について、図10を用いて説明する。なお、本実施の形態では、有機EL表示装置への適用例について説明する。
Next, an example in which the thin
図10は、本発明の実施の形態に係る有機EL表示装置の一部切り欠き斜視図である。上述の薄膜トランジスタ装置10は、有機EL表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
FIG. 10 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention. The above-described thin
図10に示すように、有機EL表示装置20は、アクティブマトリクス基板(TFTアレイ基板)21と、アクティブマトリクス基板21においてマトリクス状に複数配置された画素22と、画素22に接続され、アクティブマトリクス基板21上にアレイ状に複数配置された画素回路23と、画素22と画素回路23の上に順次積層された陽極24、有機EL層25及び陰極26(透明電極)と、各画素回路23と制御回路(不図示)とを接続する複数本のソース線27及びゲート線28とを備える。有機EL層25は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
As shown in FIG. 10, an organic
次に、上記有機EL表示装置20における画素22の回路構成について、図11を用いて説明する。図11は、本発明の実施の形態に係る薄膜トランジスタ装置を用いた画素の回路構成を示す図である。
Next, the circuit configuration of the
図11に示すように、画素22は、駆動トランジスタ31と、スイッチングトランジスタ32と、有機EL素子33と、コンデンサ34とを備える。駆動トランジスタ31は、有機EL素子33を駆動するトランジスタであり、また、スイッチングトランジスタ32は、画素22を選択するためのトランジスタである。
As shown in FIG. 11, the
スイッチングトランジスタ32のソース電極32Sは、ソース線27に接続され、ゲート電極32Gは、ゲート線28に接続され、ドレイン電極32Dは、コンデンサ34及び駆動トランジスタ31のゲート電極31Gに接続されている。
The
また、駆動トランジスタ31のドレイン電極31Dは、電源線35に接続され、ソース電極31Sは有機EL素子33のアノードに接続されている。
The
この構成において、ゲート線28にゲート信号が入力され、スイッチングトランジスタ32をオン状態にすると、ソース線27を介して供給された信号電圧がコンデンサ34に書き込まれる。そして、コンデンサ34に書き込まれた保持電圧は、1フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ31のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機EL素子33のアノードからカソードへと流れる。これにより、有機EL素子33が発光し、所定の画像を表示することができる。
In this configuration, when a gate signal is input to the
なお、本実施の形態では、有機EL素子を用いた有機EL表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。 Note that although an organic EL display device using an organic EL element is described in this embodiment mode, the present invention can also be applied to other display devices using an active matrix substrate such as a liquid crystal display device. In addition, the display device configured as described above can be used as a flat panel display and can be applied to an electronic apparatus having any display panel such as a television set, a personal computer, and a mobile phone.
以上、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る薄膜トランジスタ装置及びその製造方法は、上記の実施の形態に限定されるものではない。 As described above, the thin film transistor device and the manufacturing method thereof according to the present invention have been described based on the embodiments. However, the thin film transistor device and the manufacturing method thereof according to the present invention are not limited to the above embodiments.
例えば、上記の実施の形態では、第1の半導体膜5は、その結晶シリコン粒の結晶粒径が結晶シリコン薄膜4に向かうに従って漸次大きくなるように構成されているが、第1の半導体膜5に含まれる結晶粒(結晶シリコン粒)の密度が結晶シリコン薄膜4に向かって漸次大きくなるように構成しても構わない。この場合においても、第1の半導体膜5の厚み方向の結晶化率が結晶シリコン薄膜4に向かって漸次高くなる。
For example, in the above embodiment, the
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。 In addition, it is realized by arbitrarily combining the components and functions in each embodiment without departing from the scope of the present invention, and forms obtained by making various modifications conceived by those skilled in the art to each embodiment. Forms are also included in the present invention.
本発明に係る有機薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。 The organic thin film transistor according to the present invention can be widely used in a display device such as a television set, a personal computer, a mobile phone, or other various electric devices.
1 基板
2、31G、32G ゲート電極
3 ゲート絶縁膜
4、4M 結晶シリコン薄膜
5、5M 第1の半導体膜
6、6M 第2の半導体膜
6A 半導体膜
7 絶縁膜
8 コンタクト層
8M コンタクト層用膜
9S、31S、32S ソース電極
9D、31D、32D ドレイン電極
10、10A 薄膜トランジスタ装置
20 有機EL表示装置
21 アクティブマトリクス基板
22 画素
23 画素回路
24 陽極
25 有機EL層
26 陰極
27 ソース線
28 ゲート線
31 駆動トランジスタ
32 スイッチングトランジスタ
33 有機EL素子
34 コンデンサ
35 電源線DESCRIPTION OF
Claims (23)
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
少なくとも前記チャネル領域上に形成された複数の半導体膜と、
前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、
前記絶縁膜の一端部に形成されたソース電極と、
前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、
前記複数の半導体膜は、少なくとも第1の半導体膜と当該第1の半導体膜上に形成された第2の半導体膜とからなり、
前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、
ECP<EC1である、
薄膜トランジスタ装置。A gate electrode formed on the substrate;
A gate insulating film formed on the gate electrode;
A crystalline silicon thin film formed on the gate insulating film and having a channel region;
A plurality of semiconductor films formed on at least the channel region;
An insulating film made of an organic material formed on the plurality of semiconductor films above the channel region;
A source electrode formed at one end of the insulating film;
A drain electrode formed on the other end of the insulating film so as to face the source electrode,
The plurality of semiconductor films include at least a first semiconductor film and a second semiconductor film formed on the first semiconductor film,
If the energy levels at the lower ends of the conduction bands of the crystalline silicon thin film and the first semiconductor film are respectively E CP and E C1 ,
E CP <E C1
Thin film transistor device.
請求項1に記載の薄膜トランジスタ装置。The first semiconductor film and the second semiconductor film have different electron affinity.
The thin film transistor device according to claim 1.
請求項2に記載の薄膜トランジスタ装置。The electron affinity of the first semiconductor film is larger than the electron affinity of the second semiconductor film.
The thin film transistor device according to claim 2.
請求項1〜3のいずれか1項に記載の薄膜トランジスタ装置。The first semiconductor film and the second semiconductor film are semiconductor films mainly composed of silicon and have different band gaps.
The thin film transistor device according to claim 1.
請求項4に記載の薄膜トランジスタ装置。The band gap of the first semiconductor film is closer to the band gap of the crystalline silicon thin film than the band gap of the second semiconductor film,
The thin film transistor device according to claim 4.
請求項1〜5のいずれか1項に記載の薄膜トランジスタ装置。The first semiconductor film and the second semiconductor film are amorphous silicon films.
The thin film transistor device according to claim 1.
請求項1に記載の薄膜トランジスタ装置。The first semiconductor film and the second semiconductor film are semiconductor films containing silicon as a main component, and the crystallization ratios of the respective semiconductor films are different.
The thin film transistor device according to claim 1.
請求項7に記載の薄膜トランジスタ装置。The crystallization rate of the first semiconductor film is greater than the crystallization rate of the second semiconductor film;
The thin film transistor device according to claim 7.
請求項1〜8のいずれか1項に記載の薄膜トランジスタ装置。The first semiconductor film is in contact with the crystalline silicon thin film;
The thin film transistor device according to claim 1.
請求項9に記載の薄膜トランジスタ装置。The energy level E CP at the lower end of the conduction band of the crystalline silicon thin film and the energy level E C1 at the lower end of the conduction band of the first semiconductor film are: the crystalline silicon thin film, the first semiconductor film, The energy level at the lower end of the conduction band has been adjusted so that no spike occurs at the junction of
The thin film transistor device according to claim 9.
請求項10に記載の薄膜トランジスタ装置。There is no barrier in the conduction band of the first semiconductor film and the crystalline silicon thin film from the first semiconductor film to the crystalline silicon thin film,
The thin film transistor device according to claim 10.
請求項9〜11のいずれか1項に記載の薄膜トランジスタ装置。The first semiconductor film includes one of carbon and germanium.
The thin film transistor device according to claim 9.
前記基板上にゲート電極を形成する第2工程と、
前記ゲート電極上にゲート絶縁膜を形成する第3工程と、
前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第4工程と、
少なくとも前記チャネル領域上に、複数の半導体膜を形成する第5工程と、
前記チャネル領域の上方であって前記複数の半導体膜上に、有機材料からなる絶縁膜を形成する第6工程と、
前記絶縁膜の一端にソース電極を形成するとともに、前記ソース電極と対向するように前記絶縁膜の他端にドレイン電極を形成する第7工程と、を含み、
前記第5工程において、少なくとも第1の半導体膜を形成するとともに当該第1の半導体膜上に第2の半導体膜を形成し、
前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、
前記第5工程において、ECP<EC1となるように前記第1の半導体膜と前記第2の半導体膜とを形成する、
薄膜トランジスタ装置の製造方法。A first step of preparing a substrate;
A second step of forming a gate electrode on the substrate;
A third step of forming a gate insulating film on the gate electrode;
A fourth step of forming a crystalline silicon thin film having a channel region on the gate insulating film;
A fifth step of forming a plurality of semiconductor films on at least the channel region;
A sixth step of forming an insulating film made of an organic material above the channel region and on the plurality of semiconductor films;
Forming a source electrode at one end of the insulating film, and forming a drain electrode at the other end of the insulating film so as to face the source electrode,
In the fifth step, at least a first semiconductor film is formed and a second semiconductor film is formed on the first semiconductor film,
If the energy levels at the lower ends of the conduction bands of the crystalline silicon thin film and the first semiconductor film are respectively E CP and E C1 ,
In the fifth step, the first semiconductor film and the second semiconductor film are formed so that E CP <E C1 .
A method for manufacturing a thin film transistor device.
請求項13に記載の薄膜トランジスタ装置の製造方法。In the fifth step, the first semiconductor film and the second semiconductor film are formed so that the electron affinity of the first semiconductor film and the second semiconductor film is different.
A method for manufacturing the thin film transistor device according to claim 13.
請求項14に記載の薄膜トランジスタ装置の製造方法。Forming the first semiconductor film and the second semiconductor film in the fifth step so that the electron affinity of the first semiconductor film is larger than the electron affinity of the second semiconductor film;
The method for manufacturing the thin film transistor device according to claim 14.
前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とはバンドギャップが異なるように形成される、
請求項13〜15のいずれか1項に記載の薄膜トランジスタ装置の製造方法。The first semiconductor film and the second semiconductor film are semiconductor films containing silicon as a main component,
In the fifth step, the first semiconductor film and the second semiconductor film are formed so as to have different band gaps.
The manufacturing method of the thin-film transistor device of any one of Claims 13-15.
請求項16に記載の薄膜トランジスタ装置の製造方法。In the fifth step, the band gap of the first semiconductor film and the band gap of the crystalline silicon thin film are closer to the band gap of the crystalline silicon thin film than the band gap of the second semiconductor film. Forming a second semiconductor film;
The method for manufacturing the thin film transistor device according to claim 16.
請求項13〜17のいずれか1項に記載の薄膜トランジスタ装置の製造方法。In the fifth step, the first semiconductor film and the second semiconductor film are formed of an amorphous silicon film.
The manufacturing method of the thin-film transistor device of any one of Claims 13-17.
前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とは結晶化率が異なるように形成される、
請求項13に記載の薄膜トランジスタ装置の製造方法。The first semiconductor film and the second semiconductor film are semiconductor films containing silicon as a main component,
In the fifth step, the first semiconductor film and the second semiconductor film are formed to have different crystallization rates.
A method for manufacturing the thin film transistor device according to claim 13.
請求項19に記載の薄膜トランジスタ装置の製造方法。In the fifth step, the first semiconductor film and the second semiconductor film are formed so that the crystallization rate of the first semiconductor film is larger than the crystallization rate of the second semiconductor film. To
20. A method for manufacturing a thin film transistor device according to claim 19.
請求項13〜20のいずれか1項に記載の薄膜トランジスタ装置の製造方法。In the fifth step, the first semiconductor film is formed in contact with the crystalline silicon thin film.
21. A method of manufacturing a thin film transistor device according to any one of claims 13 to 20.
請求項21に記載の薄膜トランジスタ装置の製造方法。In the fifth step, the first semiconductor film contains carbon or germanium.
The method for manufacturing the thin film transistor device according to claim 21.
請求項13〜22のいずれか1項に記載の薄膜トランジスタ装置の製造方法。The manufacture of the thin film transistor device according to any one of claims 13 to 22, wherein in the fifth step, the first semiconductor film and the second semiconductor film are continuously formed in the same vacuum apparatus. Method.
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