JPWO2013021416A1 - Thin film semiconductor device and method of manufacturing thin film semiconductor device - Google Patents
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Abstract
本発明に係る薄膜半導体装置(10)は、基板(1)と、基板の上方に形成されたゲート電極(2)と、ゲート電極上に形成されたゲート絶縁膜(3)と、ゲート絶縁膜上に形成された多結晶半導体層(4)からなるチャネル層と、チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層(5)と、非晶質半導体層の上方に形成されたソース電極(8S)及びドレイン電極(8D)と、を具備し、非晶質半導体層(5)のチャネル層側の第1の部分(51)の抵抗率は、非晶質半導体層(5)のソース電極及びドレイン電極側の第2の部分(52)の抵抗率より小さい。A thin film semiconductor device (10) according to the present invention includes a substrate (1), a gate electrode (2) formed above the substrate, a gate insulating film (3) formed on the gate electrode, and a gate insulating film. A channel layer made of a polycrystalline semiconductor layer (4) formed thereon, an amorphous semiconductor layer (5) formed on the channel layer and having a convex shape on the surface, and formed above the amorphous semiconductor layer Source electrode (8S) and drain electrode (8D), and the resistivity of the first portion (51) on the channel layer side of the amorphous semiconductor layer (5) is the amorphous semiconductor layer (5). 5) smaller than the resistivity of the second portion (52) on the source and drain electrode side.
Description
本発明は、薄膜半導体装置及び薄膜半導体装置の製造方法に関する。 The present invention relates to a thin film semiconductor device and a method for manufacturing the thin film semiconductor device.
従来から液晶表示装置等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ(TFT:Thin Film Transistor)と呼ばれる薄膜半導体装置が用いられている。表示装置において、TFTは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。 2. Description of the Related Art Conventionally, in an active matrix display device such as a liquid crystal display device, a thin film semiconductor device called a thin film transistor (TFT) has been used. In a display device, a TFT is used as a switching element for selecting a pixel or a driving transistor for driving the pixel.
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のEL(Electro Luminescence)を利用した有機ELディスプレイが注目されている。有機ELディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のデバイスであることから、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。 In recent years, an organic EL display using an organic material EL (Electro Luminescence) as one of the next generation flat panel displays replacing the liquid crystal display has been attracting attention. Since organic EL displays are current-driven devices, unlike voltage-driven liquid crystal displays, development of thin-film semiconductor devices having excellent on / off characteristics as drive circuits for active matrix display devices is urgently required. .
従来、液晶ディスプレイの駆動回路の薄膜半導体装置として、チャネル層に非晶質半導体層を単層として用いた薄膜半導体装置が存在する。この種の薄膜半導体装置は、チャネル層のバンドギャップが大きいためオフ電流(ゲートオフ時のリーク電流)は低いものの、電荷移動度が低いためにオン電流(ゲートオン時のドレイン電流)も低いという問題がある。 Conventionally, as a thin film semiconductor device for a driving circuit of a liquid crystal display, there is a thin film semiconductor device using an amorphous semiconductor layer as a single layer in a channel layer. This type of thin film semiconductor device has a problem that the off current (leakage current when the gate is off) is low because the band gap of the channel layer is large, but the on current (drain current when the gate is on) is also low because of low charge mobility. is there.
この問題に対して、例えば非特許文献1には、チャネル層を多結晶半導体層と非晶質半導体層との二層構造にした薄膜半導体装置が開示されている。このように、チャネル層を多結晶半導体層と非晶質半導体層との二層構造とすることで相互の利点が作用して、理想的には、チャネル層が単層の非晶質半導体層からなる薄膜半導体装置と比較してオン電流を高くすることができるとともに、チャネル層が単層の多結晶半導体層からなる薄膜半導体装置と比較してオフ電流を低くすることができると考えられている。
To deal with this problem, for example, Non-Patent
また、薄膜半導体装置には、チャネル層をエッチング処理から保護する絶縁層としてチャネル保護膜を備えるチャネル保護型(エッチングストッパ型)の薄膜半導体装置があるが、チャネル保護膜による正の固定電荷によってバックチャネルが生成し、リーク電流が発生するという問題がある。 In addition, thin film semiconductor devices include a channel protection type (etching stopper type) thin film semiconductor device including a channel protective film as an insulating layer for protecting the channel layer from an etching process. There is a problem that a channel is generated and a leak current is generated.
この問題に対して、特許文献1には、基板上に、ゲート電極と、ゲート絶縁膜と、微結晶シリコンやポリシリコン等の第1の半導体膜(多結晶半導体層)及びアモルファスシリコンの第2の半導体膜(非晶質半導体層)からなる二層構造の活性半導体層と、バックチャンネル保護絶縁膜とが順次形成されてなるチャネル保護型の薄膜トランジスタが開示されている。これにより、チャネル保護膜の固定電荷によるバックチャネル効果を抑制することができるとしている。
For this problem,
しかしながら、単に、チャネル層を多結晶半導体層と非晶質半導体層との二層構造とするだけでは、多結晶半導体層及び非晶質半導体層の相互の欠点も作用することから、必ずしもオン電流を増大しつつオフ電流を低下させることができるわけではない。 However, if the channel layer is simply a two-layer structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, the mutual disadvantages of the polycrystalline semiconductor layer and the amorphous semiconductor layer also act, so the on-current is not necessarily limited. However, it is not possible to reduce the off current while increasing the current.
このように、チャネル層を多結晶半導体層と非晶質半導体層との二層構造とする薄膜半導体装置では、オン特性及びオフ特性の両立を図ることが難しいという問題がある。 As described above, in a thin film semiconductor device in which a channel layer has a two-layer structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, there is a problem that it is difficult to achieve both on characteristics and off characteristics.
本発明は、上記問題を鑑みてなされたものであり、チャネル層を多結晶半導体層と非晶質半導体層との積層構造とする薄膜半導体装置であっても、オンオフ特性に優れた薄膜半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and even if the channel layer is a thin film semiconductor device having a multilayer structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, the thin film semiconductor device has excellent on / off characteristics. And it aims at providing the manufacturing method.
上記目的を達成するために、本発明に係る薄膜半導体装置の一態様は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体層からなるチャネル層と、前記チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層と、前記非晶質半導体層の上方に形成されたソース電極及びドレイン電極と、を具備し、前記非晶質半導体層の前記チャネル層側の第1の部分の抵抗率は、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第2の部分の抵抗率より小さい。 In order to achieve the above object, one embodiment of a thin film semiconductor device according to the present invention includes a substrate, a gate electrode formed above the substrate, a gate insulating film formed on the gate electrode, and the gate. A channel layer made of a polycrystalline semiconductor layer formed on an insulating film, an amorphous semiconductor layer formed on the channel layer and having a convex shape on the surface, and formed above the amorphous semiconductor layer A resistivity of a first portion of the amorphous semiconductor layer on the channel layer side that is a second portion on the source electrode and drain electrode side of the amorphous semiconductor layer. Less than part resistivity.
本発明によれば、チャネル層を多結晶半導体層と非晶質半導体層との積層構造とする薄膜半導体装置において、オフ特性及びオン特性に優れた薄膜半導体装置を実現することができる。 According to the present invention, in a thin film semiconductor device in which a channel layer has a stacked structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, a thin film semiconductor device excellent in off characteristics and on characteristics can be realized.
本発明に係る薄膜半導体装置の一態様は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体層からなるチャネル層と、前記チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層と、前記非晶質半導体層の上方に形成されたソース電極及びドレイン電極と、を具備し、前記非晶質半導体層の前記チャネル層側の第1の部分の抵抗率は、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第2の部分の抵抗率より小さい。 One embodiment of a thin film semiconductor device according to the present invention includes a substrate, a gate electrode formed above the substrate, a gate insulating film formed on the gate electrode, and a multi-layer formed on the gate insulating film. A channel layer made of a crystalline semiconductor layer, an amorphous semiconductor layer formed on the channel layer and having a convex shape on the surface, and a source electrode and a drain electrode formed above the amorphous semiconductor layer, And the resistivity of the first portion of the amorphous semiconductor layer on the channel layer side is smaller than the resistivity of the second portion of the amorphous semiconductor layer on the source electrode and drain electrode side.
本態様によれば、多結晶半導体層の上の非晶質半導体層が相対的に低抵抗層である第1の部分と相対的に高抵抗層である第2の部分とを含み、さらに、非晶質半導体層は表面に凸形状を有する。これにより、バックチャネルでの横断抵抗を高くしてオフ電流を抑制することができるとともに、フロントチャネルでの横断抵抗を低く抑えてオン電流を向上させることができる。 According to this aspect, the amorphous semiconductor layer on the polycrystalline semiconductor layer includes a first portion that is a relatively low resistance layer and a second portion that is a relatively high resistance layer, and The amorphous semiconductor layer has a convex shape on the surface. As a result, the transverse resistance in the back channel can be increased to suppress the off-current, and the on-current can be improved by suppressing the transverse resistance in the front channel to a low level.
さらに、本発明に係る薄膜半導体装置の一態様において、前記第1の部分の光学バンドギャップは、1.63eV以上であり、前記第2の部分の光学バンドギャップは、1.60eV以下であることが好ましい。 Furthermore, in one aspect of the thin film semiconductor device according to the present invention, the optical band gap of the first portion is 1.63 eV or more, and the optical band gap of the second portion is 1.60 eV or less. Is preferred.
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。 Thereby, a thin film semiconductor device having excellent on characteristics and off characteristics can be realized.
さらに、本発明に係る薄膜半導体装置の一態様において、前記第1の部分の屈折率は、4.2以下であり、前記第2の部分の屈折率は、4.3以上であることが好ましい。 Furthermore, in one aspect of the thin film semiconductor device according to the present invention, the refractive index of the first portion is preferably 4.2 or less, and the refractive index of the second portion is preferably 4.3 or more. .
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。 Thereby, a thin film semiconductor device having excellent on characteristics and off characteristics can be realized.
さらに、本発明に係る薄膜半導体装置の一態様において、前記第1の部分の消衰係数は、0.11以下であり、前記第2の部分の消衰係数は、0.12以上であることが好ましい。 Furthermore, in one aspect of the thin film semiconductor device according to the present invention, the extinction coefficient of the first portion is 0.11 or less, and the extinction coefficient of the second portion is 0.12 or more. Is preferred.
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。 Thereby, a thin film semiconductor device having excellent on characteristics and off characteristics can be realized.
さらに、本発明に係る薄膜半導体装置の一態様において、前記第1の部分の含有水素濃度は、13%以上であり、前記第2の部分の含有水素濃度は、9%以下であることが好ましい。 Furthermore, in one aspect of the thin film semiconductor device according to the present invention, the hydrogen concentration in the first portion is preferably 13% or more, and the hydrogen concentration in the second portion is preferably 9% or less. .
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。 Thereby, a thin film semiconductor device having excellent on characteristics and off characteristics can be realized.
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層は、第2の部分に対応する層と第1の部分に対応する層との積層構造であり、前記第2の部分に対応する層は、前記第1の部分に対応する層の上に成膜される構成とすることができる。 Furthermore, in one embodiment of the thin film semiconductor device according to the present invention, the amorphous semiconductor layer has a stacked structure of a layer corresponding to the second portion and a layer corresponding to the first portion, The layer corresponding to the portion may be formed on the layer corresponding to the first portion.
これにより、積層構造の非晶質半導体層を構成することができる。 Thereby, an amorphous semiconductor layer having a stacked structure can be formed.
さらに、本発明に係る薄膜半導体装置の一態様において、前記第1の部分は、微結晶成分を含有する非晶質半導体からなり、前記第2の部分は、非結晶質構造の非晶質半導体からなる構成とすることができる。 Furthermore, in one embodiment of the thin film semiconductor device according to the present invention, the first portion is made of an amorphous semiconductor containing a microcrystalline component, and the second portion is an amorphous semiconductor having an amorphous structure. It can be set as the structure which consists of.
これにより、低抵抗の第1の部分と高抵抗の第2の部分とを形成することができる。 Thereby, the low resistance first portion and the high resistance second portion can be formed.
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層における前記凸形状部分の両側の下部は、前記ソース電極又は前記ドレイン電極と前記チャネル層との間の電荷の移動経路となるように構成することができる。 Furthermore, in one aspect of the thin film semiconductor device according to the present invention, a lower portion on both sides of the convex portion in the amorphous semiconductor layer is a charge transfer path between the source electrode or the drain electrode and the channel layer. It can be constituted so that.
これにより、フロントチャネルでの横断抵抗を確実に低くすることができる。 Thereby, the transverse resistance in the front channel can be reliably reduced.
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層における前記凸形状部分の上面に形成された絶縁層を備える構成とすることができる。 Furthermore, in one embodiment of the thin film semiconductor device according to the present invention, an insulating layer formed on the upper surface of the convex portion in the amorphous semiconductor layer can be provided.
一般的に、絶縁層は固定電荷を含んでおり、非晶質半導体層はこの絶縁層の上に形成される。この固定電荷によって非晶質半導体層に印加される電圧が、絶縁層と非晶質半導体層との界面におけるバックチャネル形成のしきい値電圧を超えた場合、バックチャネル伝導が起こりリーク電流としてオフ電流が増大してしまう。これに対して、本発明では、非晶質半導体層の表面が凸形状とされ、非晶質半導体層の凸形状の上部は抵抗率の高い第2の部分である。これにより、非晶質半導体層の凸形状の上部ではバックチャネル形成のしきい値電圧が大きくなり、抵抗も大きくなるので、ソースドレイン電極間での非晶質半導体層の凸形状の上部を介したバックチャネルの電荷の移動が大幅に抑制される。その結果、オフ電流を大幅に低下させることができる。 Generally, the insulating layer contains a fixed charge, and the amorphous semiconductor layer is formed on this insulating layer. When the voltage applied to the amorphous semiconductor layer by this fixed charge exceeds the threshold voltage for back channel formation at the interface between the insulating layer and the amorphous semiconductor layer, back channel conduction occurs and the leakage current is turned off. Current will increase. On the other hand, in the present invention, the surface of the amorphous semiconductor layer has a convex shape, and the upper portion of the convex shape of the amorphous semiconductor layer is the second portion having a high resistivity. As a result, the threshold voltage for back channel formation is increased and the resistance is increased at the upper portion of the convex shape of the amorphous semiconductor layer, so that the upper portion of the convex shape of the amorphous semiconductor layer is interposed between the source and drain electrodes. The back-channel charge transfer is greatly suppressed. As a result, off-state current can be significantly reduced.
さらに、本発明に係る薄膜半導体装置の一態様において、前記絶縁層の幅は、前記非晶質半導体層における前記凸形状部分の上面の幅と同一幅である構成としてもよい。 Furthermore, one mode of the thin film semiconductor device according to the present invention may be configured such that the width of the insulating layer is the same as the width of the upper surface of the convex portion in the amorphous semiconductor layer.
さらに、本発明に係る薄膜半導体装置の一態様において、前記絶縁層の両端部の上面及び側面、前記絶縁層の側面につらなる前記非晶質半導体層の凸形状の側面、並びに前記非晶質半導体層の前記凸形状の側面につらなる前記非晶質半導体層の上面に形成された一対のコンタクト層を備え、前記ソース電極は、前記一対のコンタクト層の一方の上方に形成され、前記ドレイン電極は、前記一対のコンタクト層の他方の上方に形成される構成としてもよい。 Furthermore, in one mode of the thin film semiconductor device according to the present invention, the upper surface and side surfaces of both end portions of the insulating layer, the convex side surface of the amorphous semiconductor layer formed on the side surface of the insulating layer, and the amorphous semiconductor A pair of contact layers formed on an upper surface of the amorphous semiconductor layer formed on the convex side surface of the layer, the source electrode is formed above one of the pair of contact layers, and the drain electrode is Further, it may be configured to be formed above the other of the pair of contact layers.
さらに、本発明に係る薄膜半導体装置の一態様において、前記多結晶半導体層は多結晶シリコンであり、前記非晶質半導体層は非晶質シリコンである構成としてもよい。 Further, in one embodiment of the thin film semiconductor device according to the present invention, the polycrystalline semiconductor layer may be polycrystalline silicon, and the amorphous semiconductor layer may be amorphous silicon.
さらに、本発明に係る薄膜半導体装置の一態様において、前記多結晶半導体層は、平均粒径が20nm以上、40nm未満の微結晶性半導体層を含むように構成することができる。 Furthermore, in one embodiment of the thin film semiconductor device according to the present invention, the polycrystalline semiconductor layer can be configured to include a microcrystalline semiconductor layer having an average particle diameter of 20 nm or more and less than 40 nm.
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層は、平均粒径が20nm以上、40nm未満の微結晶性半導体層を含むように構成することができる。 Furthermore, in one embodiment of the thin film semiconductor device according to the present invention, the amorphous semiconductor layer can include a microcrystalline semiconductor layer having an average particle diameter of 20 nm or more and less than 40 nm.
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第2の部分の膜厚は、20nm以上であるように構成することができる。 Furthermore, in one embodiment of the thin film semiconductor device according to the present invention, the film thickness of the second portion on the source electrode and drain electrode side of the amorphous semiconductor layer can be configured to be 20 nm or more.
相対的に高抵抗層である非晶質半導体層の第2の部分の膜厚を厚くすることで、絶縁層に含まれる固定電荷により印加される電圧を非晶質半導体層の第2の部分で緩和することができる。これにより、絶縁層に含まれる固定電荷により発生する電圧が、多結晶半導体層または非晶質半導体層の相対的に低抵抗層である第1の部分に印加されることを抑制することができるため、多結晶半導体層または非晶質半導体層の第1の部分におけるバックチャネル伝導によるリーク電流を抑制することができるとともに、トランジスタのサブスレシュホールド特性(S値)を向上することができる。 By increasing the film thickness of the second portion of the amorphous semiconductor layer which is a relatively high resistance layer, the voltage applied by the fixed charge contained in the insulating layer is changed to the second portion of the amorphous semiconductor layer. Can be relaxed. Thereby, it is possible to suppress the voltage generated by the fixed charge contained in the insulating layer from being applied to the first portion which is a relatively low resistance layer of the polycrystalline semiconductor layer or the amorphous semiconductor layer. Therefore, leakage current due to back channel conduction in the first portion of the polycrystalline semiconductor layer or the amorphous semiconductor layer can be suppressed, and the subthreshold characteristic (S value) of the transistor can be improved.
また、本発明に係る薄膜半導体装置の製造方法の一態様は、基板を準備する第1工程と、前記基板の上方にゲート電極を形成する第2工程と、前記ゲート電極上にゲート絶縁膜を形成する第3工程と、前記ゲート絶縁膜上に多結晶半導体層からなるチャネル層を形成する第4工程と、前記チャネル層上に、表面に凸形状を持つ非晶質半導体層を形成する第5工程と、前記非晶質半導体層の上方にソース電極及びドレイン電極と形成する第6工程と、を含み、前記非晶質半導体層は、前記チャネル層側の第1の部分の抵抗率が、前記ソース電極及びドレイン電極側の第2の部分の抵抗率より小さくなるように形成する。 In one aspect of the method for manufacturing a thin film semiconductor device according to the present invention, a first step of preparing a substrate, a second step of forming a gate electrode above the substrate, and a gate insulating film on the gate electrode are provided. A third step of forming, a fourth step of forming a channel layer made of a polycrystalline semiconductor layer on the gate insulating film, and a second step of forming an amorphous semiconductor layer having a convex shape on the surface of the channel layer. And a sixth step of forming a source electrode and a drain electrode above the amorphous semiconductor layer, wherein the amorphous semiconductor layer has a resistivity of the first portion on the channel layer side. The second electrode portion is formed so as to be smaller than the resistivity of the second portion on the source electrode and drain electrode side.
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記多結晶半導体層上に前記非晶質半導体層を形成することにより、前記非晶質半導体層における前記第1の部分に結晶粒が混在するようにしてもよい。 Furthermore, in one aspect of the method for manufacturing a thin film semiconductor device according to the present invention, a crystal is formed in the first portion of the amorphous semiconductor layer by forming the amorphous semiconductor layer on the polycrystalline semiconductor layer. The grains may be mixed.
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記結晶粒の平均粒径は、20nm以上、40nm未満である構成とすることができる。 Furthermore, in one embodiment of the method for manufacturing a thin film semiconductor device according to the present invention, the average grain size of the crystal grains may be 20 nm or more and less than 40 nm.
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、同一の形成条件で前記非晶質半導体層を形成することにより、前記第1の部分と前記第2の部分とを連続して形成するようにしてもよい。 Furthermore, in one aspect of the method for manufacturing a thin film semiconductor device according to the present invention, the first portion and the second portion are continuously formed by forming the amorphous semiconductor layer under the same formation conditions. You may make it form.
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第1の部分は、第1の形成条件によって形成し、前記第2の部分は、前記第1の形成条件とは異なる形成条件の第2の形成条件によって形成することができる。 Furthermore, in one aspect of the method for manufacturing a thin film semiconductor device according to the present invention, the first portion is formed under a first forming condition, and the second portion is formed different from the first forming condition. It can be formed according to the second forming condition.
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第1の形成条件は、前記第2の形成条件より、結晶成長を促進させる条件であることが好ましい。 Furthermore, in one aspect of the method for manufacturing a thin film semiconductor device according to the present invention, the first formation condition is preferably a condition that promotes crystal growth more than the second formation condition.
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第5工程と前記第6工程との間に、前記非晶質半導体層の前記凸形状部分の上面に絶縁層を形成する工程を含むようにしてもよい。 Furthermore, in one aspect of the method for manufacturing a thin film semiconductor device according to the present invention, an insulating layer is formed on the upper surface of the convex portion of the amorphous semiconductor layer between the fifth step and the sixth step. A process may be included.
(実施の形態)
以下、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。(Embodiment)
Hereinafter, the thin film semiconductor device and the manufacturing method thereof according to the present invention will be described based on the embodiments, but the present invention is specified based on the description of the scope of claims. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the claims are not necessarily required to achieve the object of the present invention, but are described as constituting more preferable embodiments. . Each figure is a schematic diagram and is not necessarily illustrated exactly.
まず、本発明の実施の形態に係る薄膜半導体装置10の構成について、図1を用いて説明する。図1は、本発明の実施の形態に係る薄膜半導体装置の構成を模式的に示した断面図である。
First, the configuration of a thin
図1に示すように、本発明の実施の形態に係る薄膜半導体装置10は、チャネル保護型でボトムゲート型の薄膜トランジスタであって、基板1と、基板1上に形成されたゲート電極2と、ゲート電極2上に形成されたゲート絶縁膜3と、ゲート絶縁膜3上に形成された多結晶半導体層4と、多結晶半導体層4上に形成された非晶質半導体層5と、非晶質半導体層5上に形成された絶縁層6と、非晶質半導体層5上に絶縁層6を挟んで形成されたソース電極8S及びドレイン電極8Dとを具備する。さらに、本実施の形態における薄膜トランジスタ10は、多結晶半導体層4の上方において、非晶質半導体層5とソース電極8S又はドレイン電極8Dとの間に形成された一対のコンタクト層7を備える。以下、本実施の形態に係る薄膜トランジスタ10の各構成要素について詳述する。
As shown in FIG. 1, a thin
基板1は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が多結晶半導体層4に侵入することを防止するために、基板1上にシリコン窒化膜(SiNx)、酸化シリコン(SiOy)又はシリコン酸窒化膜(SiOyNx)等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板1への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば100nm〜2000nm程度とすることができる。The
ゲート電極2は、基板1上に所定形状でパターン形成される。ゲート電極2は、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、タングステン(W)、チタン(Ti)、クロム(Cr)、及びモリブデンタングステン(MoW)等によって構成することができる。ゲート電極2の膜厚は、例えば20〜500nm程度とすることができる。
The
ゲート絶縁膜3は、ゲート電極2上に形成され、本実施の形態では、ゲート電極2を覆うように基板1上の全面に形成される。ゲート絶縁膜3は、例えば、酸化シリコン(SiOy)、窒化シリコン(SiNx)、シリコン酸窒化膜(SiOyNx)、酸化アルミニウム(AlOz)又は酸化タンタル(TaOw)の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜3の膜厚は、例えば50nm〜300nmとすることができる。The
なお、本実施の形態では、チャネル層として多結晶半導体層4が含まれているので、ゲート絶縁膜3としては酸化シリコンを用いることが好ましい。これは、薄膜半導体装置における良好な閾値電圧特性を維持するためには多結晶半導体層4とゲート絶縁膜3との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
In this embodiment, since the
多結晶半導体層4は、ゲート絶縁膜3上に形成される第1チャネル層であって、ゲート電極2の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。多結晶半導体層4は、結晶性の組織構造を有する結晶性シリコン薄膜からなり、本実施の形態では、多結晶シリコンによって構成されている。
The
多結晶半導体層4は、例えば、非結晶性の非晶質シリコン(アモルファスシリコン)を結晶化することによって形成することができる。多結晶半導体層4における結晶シリコンの平均結晶粒径は、5nm〜1000nm程度であり、多結晶半導体層4は、平均結晶粒径が100nm以上の多結晶シリコンのみによって構成されるだけではなく、多結晶シリコンと、平均結晶粒径が20nm以上40nm未満のマイクロクリスタル(μc)と呼ばれる微結晶シリコンとの混晶であっても構わない。この場合、優れたオン特性を得るために、少なくとも多結晶半導体層4のチャネル領域については、多結晶シリコンの割合が多い膜で構成されていることが好ましい。なお、多結晶半導体層4の膜厚は、例えば20nm〜100nm程度とすることができる。
The
非晶質半導体層5は、多結晶半導体層4上に形成される第2チャネル層であって、表面に凸形状(凸部)及び平坦形状(平坦部)を有する。非晶質半導体層5は、非晶質半導体層5の多結晶半導体層4側の部分である第1の部分51と、非晶質半導体層5のソース電極8S及びドレイン電極8D側の部分である第2の部分52とを含む。第1の部分51は、非晶質半導体層5における凸部の基底部と平坦部とを構成し、多結晶半導体層4の上面と接するようにして多結晶半導体層4上に形成されている。また、第2の部分52は、非晶質半導体層5における凸部の上部を構成し、第1の部分51の基底部の上に形成される。
The
さらに、非晶質半導体層5は、多結晶半導体層4側がソース電極8S及びドレイン電極8D側よりも相対的に抵抗率が小さくなるように構成されている。つまり、第1の部分51は、第2の部分52よりも抵抗率が小さい低抵抗層である。逆に、第2の部分52は、第1の部分51よりも抵抗率が大きい高抵抗層である。このように、本実施の形態における非晶質半導体層5は、第1の部分51に対応する低抵抗層と第2の部分52に対応する高抵抗層との積層構造である。なお、非晶質半導体層5は、積層構造に限らず、第1の部分51と第2の部分52とを有する単層構造であってもよい。
Furthermore, the
本実施の形態において、第1の部分51と第2の部分52とは、いずれもアモルファスシリコンからなる非晶質半導体層によって構成されているが、膜質構造が異なっている。第1の部分51は、結晶粒径が20nm以上40nm未満である微結晶性半導体層(微結晶シリコン)を含む非晶質半導体層(アモルファスシリコン)である。一方、第2の部分52は、微結晶性半導体層を含まない非晶質構造の非晶質半導体層(アモルファスシリコン)である。なお、一般的に、アモルファスシリコン膜の膜組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜の膜組織には、微結晶の結晶成分が含まれる場合もあり、アモルファス成分(非結晶成分)の中に結晶成分が含まれた混晶のアモルファスシリコン膜も含まれる。本実施の形態では、第1の部分51が混晶のアモルファスシリコン膜となっている。
In the present embodiment, each of the
このように構成される第1の部分51は、一部結晶化されており、厚み方向の結晶化率が多結晶半導体層4に近づくに従って漸次高くなっている。具体的に、第1の部分51における結晶シリコン粒の結晶粒径が、多結晶半導体層4に向かうに従って徐々に大きくなっている。ここで、結晶化率とは、例えば半導体膜がシリコンを主成分とする場合、シリコン半導体膜の組織が結晶化されている度合いを意味し、例えば、上述のように結晶粒径の大小で表すこともできるし、同一結晶粒径における密度の大小等によっても表すことができる。また、結晶化率は、結晶成分のみによる結晶化率、あるいは、結晶成分と非結晶成分(アモルファス成分)とによる結晶化率として表すことができる。このように、第1の部分51のアモルファスシリコンは、一部が結晶化されることによって低抵抗化されている。なお、第2の部分52は、結晶化されていないアモルファスシリコン膜である。また、本実施の形態において、第1の部分51及び第2の部分52は、意図的に不純物のドーピングを行っていないアモルファスシリコン膜(真性アモルファスシリコン)によって構成されている。
The
さらに、非晶質半導体層5において、平坦部の膜厚は、凸部の膜厚(凸部の高さ)よりも薄い。本実施の形態において、非晶質半導体層5の両端部における第2の部分52が除去されて非晶質半導体層5の両端部を薄膜化することによって平坦部が形成され、この結果、除去されていない残った部分として凸部が形成される。また、非晶質半導体層5の凸部(第2の部分52)は、ゲート電極2の上方に位置しており、凸部(第2の部分52)の両端はゲート電極2の両端よりも内側に位置する。つまり、ゲート電極2のゲート長(チャネル長)は、非晶質半導体層5の凸部(第2の部分52)のゲート長方向の長さよりも長い。これにより、非晶質半導体層5の凸部(第2の部分52)の両側の下部、つまり、ゲート電極2上における非晶質半導体層5の平坦部(第1の部分51)は、ソース電極8S又はドレイン電極8Dと多結晶半導体層4のチャネル領域との間の電荷の移動経路となる。このように、非晶質半導体層5の平坦部のうちゲート電極2の上方の位置する領域は、薄膜化されたチャネル領域となっている。
Further, in the
なお、非晶質半導体層5の膜厚については、例えば、凸部の膜厚と平坦部の膜厚との合計膜厚差が5nm以上程度であって、凸部の膜厚を20nm〜100nm程度とし、平坦部の膜厚を10nm〜90nm程度とすることができる。本実施の形態では、凸部の膜厚を40nmとし、平坦部の膜厚を20nmとした。
As for the film thickness of the
絶縁層6は、チャネル層(多結晶半導体層4及び非晶質半導体層5)を保護するチャネル保護膜であって、一対のコンタクト層7を形成するときのエッチング処理時において、非晶質半導体層5がエッチングされてしまうことを防止するためのチャネルエッチングストッパ(CES)層として機能する。絶縁層6は、非晶質半導体層5の凸形状の第2の部分52の上に形成される。本実施の形態において、絶縁層6は、非晶質半導体層5の凸形状の上面にのみ形成される。ここで、絶縁層6の幅は、非晶質半導体層5の凸部の上部(第2の部分52)の上面の幅と同一幅であり、絶縁層6の側面と非晶質半導体層5の凸部の側面とは面一となっている。なお、絶縁層6の幅及び非晶質半導体層5の凸部の幅とは、ソース電極8S及びドレイン電極8Dの並び方向の幅、つまり電荷の導電方向の幅をいう。
The insulating
また、絶縁層6は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層、あるいは、酸化シリコン(SiOx)又は窒化シリコン(SiNy)等の無機材料からなる無機材料層である。なお、絶縁層6は、絶縁性を有し、一対のコンタクト層7同士は電気的に接続されていない。The insulating
絶縁層6を有機材料層によって構成する場合、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。この場合、絶縁層6を形成するための有機材料は、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤からなり、絶縁層6の主成分である有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の1種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は1,4−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。有機材料層からなる絶縁層6を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。有機材料からなる絶縁層6の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
When the insulating
ここで、絶縁層6の膜厚は、例えば、300nm〜1000nmである。絶縁層6の膜厚の下限は、チャネルエッチングによるマージン及び絶縁層中の固定電荷の影響を抑制する観点で決定され、絶縁層6の膜厚の上限は、段差の増大に伴うプロセスの信頼性低下を抑制する観点で決定される。
Here, the film thickness of the insulating
一対のコンタクト層7は、不純物を高濃度に含む非晶質半導体膜からなり、多結晶半導体層4及び非晶質半導体層5の上方に絶縁層6を介して形成される。一対のコンタクト層7は、例えば、アモルファスシリコンに不純物としてリン(P)をドーピングしたn型半導体層であって、1×1019[atm/cm3]以上の高濃度の不純物を含むn+層である。The pair of
一対のコンタクト層7は、絶縁層6上において所定の間隔をあけて対向配置されており、一対のコンタクト層7のそれぞれは、絶縁層6の上面から非晶質半導体層5の平坦部までを跨るようにして形成されている。具体的には、2つのコンタクト層7のそれぞれは、非晶質半導体層54の凸部の両端部のそれぞれに設けられ、絶縁層6の両端部の上面及び側面、絶縁層6の側面につらなる非晶質半導体層5の凸部(第2の部分52及び第1の部分51)の側面、並びに、非晶質半導体層5の凸部の側面につらなる非晶質半導体層5の平坦部(第1の部分51)の上面に形成されている。なお、コンタクト層7の膜厚は、例えば5nm〜100nmとすることができる。
The pair of
なお、一対のコンタクト層7は、下層の低濃度の電界緩和層(n−層)と上層の高濃度のコンタクト層(n+層)との2層から構成されてもよい。低濃度の電界緩和層には1×1017[atm/cm3]程度のリンがドーピングされている。上記2層はCVD(Chemical Vapor Deposition)装置において連続的に形成することができる。The pair of
一対のソース電極8S及びドレイン電極8Dは、多結晶半導体層4及び非晶質半導体層5の上方において、所定の間隔をあけて対向配置されるとともに一対のコンタクト層7上に当該一対のコンタクト層7と面一に形成されている。ソース電極8Sは、一対のコンタクト層7のうちの一方のコンタクト層7上に当該コンタクト層7に沿って形成されており、ドレイン電極8Dは、一対のコンタクト層7のうちの他方のコンタクト層7上に当該コンタクト層7に沿って形成されている。
The pair of
具体的に、一対のソース電極8S及びドレイン電極8Dは、コンタクト層7を介して、絶縁層6の両端部の上部及び側部、絶縁層6の側部につらなる非晶質半導体層5の凸部(第2の部分52及び第1の部分51)の側部、並びに非晶質半導体層5の凸部の側部につらなる非晶質半導体層5の平坦部(第1の部分51)の上部に沿って形成されている。
Specifically, the pair of source electrode 8 </ b> S and drain electrode 8 </ b> D are formed on the upper and side portions of both ends of the insulating
本実施の形態において、ソース電極8S及びドレイン電極8Dは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、銅(Cu)、チタン(Ti)又はクロム(Cr)等の材料により構成される。本実施の形態では、ソース電極8S及びドレイン電極8Dは、MoW/Al/MoWの三層構造によって形成されている。なお、ソース電極8S及びドレイン電極8Dの膜厚は、例えば、100nm〜500nm程度とすることができる。
In the present embodiment, the
次に、このように構成される本実施の形態に係る薄膜半導体装置10の作用効果について、図2A、図2B、図2C及び図3を用いて、本発明に至った経緯も含めて以下説明する。図2Aは、比較例1に係る薄膜半導体装置の構成及び動作を模式的に示した断面図である。図2Bは、比較例2に係る薄膜半導体装置の構成及び動作を模式的に示した断面図である。図2Cは、図2A及び図2Bに示す薄膜半導体装置におけるドレイン電流(Ids)とソースゲート間電圧(Vgs)との関係を示す図である。図3は、本発明の実施の形態に係る薄膜半導体装置の動作を模式的に示した断面図である。なお、図2A、図2B及び図3において、図1に示す構成要素と同じ構成要素には、同じ符号を付している。
Next, the operation and effect of the thin
チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、図2Aに示すように、非晶質半導体層として抵抗率が小さい低抵抗の非晶質シリコンからなる非晶質半導体層51Aを用いた薄膜半導体装置10Aの場合、図2A及び図2Cに示すように、フロントチャネルFCでの横断抵抗を小さくすることができるのでオン電流を増加させることができる。一方、この場合、バックチャネルBCでの横断抵抗も小さくなってしまうので、オフ電流も増加してしまう。特に、チャネル保護型の薄膜半導体装置では、チャネル保護層となる絶縁層に正の固定電荷が存在する。しかも、有機材料を用いて塗布型のチャネル保護層(絶縁層)を構成する場合は、SiO2等の無機材料によってチャネル保護層を構成する場合と比べて、より多くの正の固定電荷がチャネル保護層に含まれることになる。このため、この固定電荷によって非晶質半導体層51Aに印加される電圧が、絶縁層6と非晶質半導体層5との界面におけるバックチャネル形成のしきい値電圧を超えた場合、バックチャネル伝導が起こりリーク電流としてオフ電流が増大する。In the thin film semiconductor device in which the channel layer has a stacked structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, the amorphous semiconductor layer is made of low resistance amorphous silicon as shown in FIG. 2A. In the case of the thin-
他方、チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、図2Bに示すように、非晶質半導体層として抵抗率が高い高抵抗の非晶質シリコンからなる非晶質半導体層52Bを用いた薄膜半導体装置10Bの場合、図2B及び図2Cに示すように、バックチャネルBCでの横断抵抗を高くすることができるのでオフ電流を低減させることができる。一方、この場合、フロントチャネルFCでの横断抵抗も高くなってしまうため、線形領域の電流(オン電流)が低減してしまう。
On the other hand, in a thin film semiconductor device in which the channel layer has a stacked structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, as shown in FIG. In the case of the thin
このように、チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置では、オン電流とオフ電流がトレードオフの関係にあるため、オン特性とオフ特性との両立を図ることが難しかった。 Thus, in a thin film semiconductor device in which the channel layer has a stacked structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, the on-state current and the off-state current are in a trade-off relationship. It was difficult to plan.
これに対し、図3に示すように、本発明の実施の形態に係る薄膜半導体装置10では、多結晶半導体層4の上の非晶質半導体層5を、低抵抗層である第1の部分51と高抵抗層である第2の部分52との2層構造とし、さらに、非晶質半導体層5の表面を凸形状として第2の部分52のゲート長方向長さをゲート電極2のゲート長方向長さよりも小さくしている。これにより、ゲート電極2上における非晶質半導体層5の平坦部(第1の部分51)は、ソース電極8S又はドレイン電極8Dと多結晶半導体層4のチャネル領域との間の電荷の移動経路となる。
On the other hand, as shown in FIG. 3, in the thin
このように、本実施の形態に係る薄膜半導体装置10では、バックチャネルBCの形成によりリーク電流が流れる絶縁層6との界面層(非晶質半導体層5)に高抵抗の第2の部分52が存在する。これにより、バックチャネルBCでの横断抵抗を高くすることができるので、オフ電流を抑制することができる。
As described above, in the thin
さらに、本実施の形態に係る薄膜半導体装置10では、フロントチャネルFCには高抵抗の非晶質半導体層(第2の部分52)が存在せず、フロントチャネルFCには低抵抗の非晶質半導体層(第1の部分51)のみが存在する。これにより、フロントチャネルでの横断抵抗を低くすることができるので、オン電流を向上させることができる。
Further, in the thin
このように、本発明の実施の形態に係る薄膜半導体装置10によれば、オン特性とオフ特性との両立を図ることができる。
Thus, according to the thin
特に、本実施の形態に係る薄膜半導体装置10は、絶縁層6を備えるチャネル保護型の薄膜半導体装置であるので、絶縁層6の固定電荷によるバックチャネル形成によるリーク電流が発生しやすい。これに対して、本実施の形態では、非晶質半導体層5の表面が凸形状とされ、非晶質半導体層5の凸形状の上部は抵抗率の高い第2の部分52となっている。これにより、非晶質半導体層5の凸形状の上部ではバックチャネル形成のしきい値電圧が大きくなり、抵抗も大きくなるので、ソースドレイン電極間での非晶質半導体層5の凸形状の上部を介したバックチャネルの電荷の移動を大幅に抑制することができる。その結果、オフ電流を大幅に低下させることができる。
In particular, since the thin
次に、本発明の実施の形態に係る薄膜半導体装置10の非晶質半導体層5における第1の部分51と第2の部分52の好ましい膜質条件について、図4、図5、図6A、図6B及び図6Cを用いて説明する。図4、図5、図6A、図6B及び図6Cはそれぞれ、チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、オン抵抗とオフ電流との関係を示す図、非晶質半導体層の光学バンドギャップとオン抵抗との関係を示す図、非晶質半導体層の消衰係数と光学バンドギャップとの関係を示す図、非晶質半導体層の屈折率と光学バンドギャップとの関係を示す図及び非晶質半導体層の水素濃度と光学バンドギャップとの関係を示す図である。
Next, preferred film quality conditions of the
図4は、チャネル層が多結晶半導体層(多結晶シリコン)と非晶質半導体層(アモルファスシリコン)との積層構造である薄膜半導体装置において、平面パターンや断面構造を変えず、非晶質半導体層の成膜条件のみを変えて実際に複数作製した場合において、各薄膜半導体装置におけるオン抵抗とオフ電流とをプロットしたものである。チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、オフ特性とオン特性とがトレードオフの関係にあることが分かる。 FIG. 4 shows a thin film semiconductor device in which the channel layer has a stacked structure of a polycrystalline semiconductor layer (polycrystalline silicon) and an amorphous semiconductor layer (amorphous silicon), and the amorphous pattern is not changed without changing the plane pattern or the cross-sectional structure. FIG. 5 is a plot of on-resistance and off-current in each thin-film semiconductor device when a plurality of layers are actually fabricated by changing only the layer deposition conditions. It can be seen that in a thin film semiconductor device in which the channel layer has a stacked structure of a polycrystalline semiconductor layer and an amorphous semiconductor layer, the off characteristics and the on characteristics are in a trade-off relationship.
図4の(a)は、その対数表示であるが、図4の(a)に示されるように非晶質半導体層の抵抗率を高抵抗側から低抵抗側に変化させたとき、6.0×104[Ω]においてオフ電流が増加しはじめる。これは非晶質半導体層に含まれる結晶成分が増加しはじめ、非晶質半導体層における結晶化率が増大していることを意味する。FIG. 4A is a logarithmic representation thereof. When the resistivity of the amorphous semiconductor layer is changed from the high resistance side to the low resistance side as shown in FIG. The off-current starts to increase at 0 × 10 4 [Ω]. This means that the crystal component contained in the amorphous semiconductor layer starts to increase and the crystallization rate in the amorphous semiconductor layer increases.
また、図4の(a)に示すように、非晶質半導体層に含まれる結晶成分を増やし、抵抗率を低抵抗側に変化させても、オン抵抗が1.7×104[Ω]となる付近にプロットが密集し、オン抵抗の低下が頭打ちになっていることが分かる。これは、非晶質半導体層に含まれる結晶成分を増やし、非晶質半導体層における結晶化率を増大させても、薄膜半導体装置を構成する非晶質半導体層以外の抵抗成分がオン抵抗を支配しはじめたことを意味する。言い換えると、非晶質半導体層の抵抗が薄膜半導体装置を構成する非晶質半導体層以外の抵抗成分に比べて十分に低くなったことを意味する。In addition, as shown in FIG. 4A, the on-resistance is 1.7 × 10 4 [Ω] even when the crystal component contained in the amorphous semiconductor layer is increased and the resistivity is changed to the low resistance side. It can be seen that the plots are dense in the vicinity, and the decrease in on-resistance has peaked. This is because even if the crystal component contained in the amorphous semiconductor layer is increased and the crystallization rate in the amorphous semiconductor layer is increased, the resistance component other than the amorphous semiconductor layer constituting the thin film semiconductor device has an on-resistance. It means that it has begun to dominate. In other words, it means that the resistance of the amorphous semiconductor layer is sufficiently lower than the resistance component other than the amorphous semiconductor layer constituting the thin film semiconductor device.
また、図4の(b)は、図4の(a)を線形表示に置き換えたものであるが、図4の(b)に示すように、6.0×104[Ω]においてオン抵抗とオフ電流が急峻に変化する。すなわち、非晶質半導体層の性質が抵抗大と示す領域と抵抗小と示す領域とで明確に別れることが分かる。4B is obtained by replacing FIG. 4A with a linear display. As shown in FIG. 4B, the on-resistance at 6.0 × 10 4 [Ω]. And the off-state current changes sharply. That is, it can be seen that the properties of the amorphous semiconductor layer are clearly divided into a region indicating high resistance and a region indicating low resistance.
なお、図4において、オン抵抗Ronは、ソースドレイン間電圧Vds=0.1V、ソースゲート間電圧Vgs=15Vのときの薄膜半導体装置の抵抗値を示している。また、オフ電流Ioffは、Vds=5V、Vgs=−11Vのときの薄膜半導体装置の電流値を示している。 In FIG. 4, the on-resistance Ron indicates the resistance value of the thin film semiconductor device when the source-drain voltage Vds = 0.1 V and the source-gate voltage Vgs = 15 V. The off current Ioff indicates the current value of the thin film semiconductor device when Vds = 5V and Vgs = -11V.
上述のとおり、作製された薄膜半導体装置においてオフ電流が小さな薄膜半導体装置を得るにはオン抵抗は6.0×104[Ω]以上とすることが好ましいので、図5に示すように、高抵抗層としての非晶質半導体層の光学バンドギャップEgとしては、1.60[eV]以下とすることが好ましい。従って、本発明の実施の形態に係る薄膜半導体装置10における非晶質半導体層5の第1の部分51の光学バンドギャップは、1.60[eV]以下とすることが好ましい。As described above, in order to obtain a thin film semiconductor device with a small off-current in the manufactured thin film semiconductor device, the on-resistance is preferably 6.0 × 10 4 [Ω] or more. The optical band gap Eg of the amorphous semiconductor layer as the resistance layer is preferably 1.60 [eV] or less. Therefore, the optical band gap of the
また、図4の(a)に示すように作製された薄膜半導体装置のオン抵抗1.7×104[Ω]周辺での頭打ちを考慮すると、図5に示すように、低抵抗層としての非晶質半導体層のバンドギャップEgとしては、1.63[eV]以上とすることが好ましい。従って、本発明の実施の形態に係る薄膜半導体装置10における非晶質半導体層5の第2の部分52の光学バンドギャップは、1.63[eV]以上とすることが好ましい。Further, considering the peak around the on-resistance of 1.7 × 10 4 [Ω] of the thin film semiconductor device manufactured as shown in FIG. 4A, as shown in FIG. The band gap Eg of the amorphous semiconductor layer is preferably 1.63 [eV] or more. Therefore, the optical band gap of the
なお、図5において、オン抵抗Ronは、Vds=0.1V、Vgs=15Vのときの薄膜半導体装置の抵抗値を示している。 In FIG. 5, the on-resistance Ron indicates the resistance value of the thin film semiconductor device when Vds = 0.1V and Vgs = 15V.
このように、本実施の形態に係る薄膜半導体装置10における非晶質半導体層5においては、第1の部分51の光学バンドギャップは、1.60[eV]以下とすることが好ましく、第2の部分52の光学バンドギャップは、1.63[eV]以上とすることが好ましい。
Thus, in the
従って、図6Aに示すように、第1の部分51の消衰係数kは、0.11以下とすることが好ましく、第2の部分52の消衰係数kは、0.12以上とすることが好ましい。また、図6Bに示すように、第1の部分51の屈折率nは、4.2以下とすることが好ましく、第2の部分52の屈折率nは、4.3以上とすることが好ましい。また、図6Cに示すように、第1の部分51の含有水素濃度は、13%以上とすることが好ましく、第2の部分52の含有水素濃度は、9%以下とすることが好ましい。
Therefore, as shown in FIG. 6A, the extinction coefficient k of the
次に、本発明の実施の形態に係る薄膜半導体装置10の製造方法について、図7A〜図7Oを用いて説明する。図7A〜図7Oは、本発明の実施の形態に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
Next, a method for manufacturing the thin
まず、図7Aに示すように、基板1を準備する。基板1としては、例えば、ガラス基板を用いることができる。なお、ゲート電極2を形成する前に、プラズマCVD等によって基板1上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
First, as shown in FIG. 7A, a
次に、図7Bに示すように、基板1の上方に所定形状のゲート電極2をパターン形成する。例えば、基板1上に全面にモリブデンタングステン(MoW)等からなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ及びウェットエッチングを施すことにより、ゲート金属膜をパターニングして所定形状のゲート電極2を形成する。MoWのウェットエッチングは、例えば、リン酸(HPO4)、硝酸(HNO3)、酢酸(CH3COOH)及び水を所定の配合で混合した薬液を用いて行うことができる。Next, as shown in FIG. 7B, a
次に、図7Cに示すように、基板1の上方にゲート絶縁膜3を形成する。例えば、ゲート電極2を覆うようにして、基板1の上方の全面に、酸化シリコンからなるゲート絶縁膜3をプラズマCVD等によって成膜する。酸化シリコンは、例えば、シランガス(SiH4)と亜酸化窒素ガス(N2O)とを所定の濃度比で導入することで成膜することができる。Next, as shown in FIG. 7C, a
次に、図7Dに示すように、ゲート絶縁膜3の上に、多結晶シリコンからなる多結晶半導体層4Fを形成する。この場合、まず、ゲート絶縁膜3上に、例えばアモルファスシリコン(非晶質シリコン)からなる非結晶シリコン薄膜をプラズマCVD等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることにより多結晶半導体層4Fを形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス(SiH4)と水素ガス(H2)とを所定の濃度比で導入することで成膜することができる。Next, as shown in FIG. 7D, a
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長370〜900nm程度のパルスレーザを用いたレーザアニール法、波長370〜900nm程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理(RTP)によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、CVDによる直接成長などの方法によって多結晶半導体層4Fを成膜することもできる。
In this embodiment, the amorphous silicon thin film is crystallized by laser annealing using an excimer laser. As a crystallization method, a laser annealing method using a pulse laser with a wavelength of about 370 to 900 nm, a wavelength A laser annealing method using a continuous wave laser of about 370 to 900 nm or an annealing method by rapid thermal processing (RTP) may be used. Further, the
その後、多結晶半導体層4Fに対して水素プラズマ処理を行うことにより、多結晶半導体層4Fのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばH2、H2/アルゴン(Ar)等の水素ガスを含むガスを原料として高周波(RF)電力により水素プラズマを発生させて、当該水素プラズマを多結晶半導体層4Fに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド(欠陥)が水素終端され、多結晶半導体層4Fの結晶欠陥密度が低減して結晶性が向上する。Thereafter, hydrogen treatment is performed on the silicon atoms in the
次に、図7Eに示すように、多結晶半導体層4F上に、低抵抗層である第1の部分51に対応する層として第1の非晶質半導体層51Fを形成する。例えば、多結晶半導体層4Fを形成した後に、プラズマCVD等を用いて、所定の第1の成膜条件(第1の形成条件)によって低抵抗のアモルファスシリコン膜からなる第1の非晶質半導体層51Fを成膜する。
Next, as shown in FIG. 7E, a first
例えば、平行平板型RFプラズマCVD装置を用いて、シランガス(SiH4)と水素ガス(H2)とを所定の濃度比で導入し、シランガスの流量を60sccmとし、水素ガスの流量を10sccmとし、圧力を5Torrとし、RFパワー密度を0.17W・cm−2とし、基板温度を275℃とし、電極間距離を13.3mmとして成膜することにより、一部結晶化されたアモルファスシリコン膜を得ることができる。これにより、次に形成する第2の非晶質半導体層52Fよりも抵抗率が小さい低抵抗の第1の非晶質半導体層51Fを形成することができる。For example, using a parallel plate RF plasma CVD apparatus, silane gas (SiH 4 ) and hydrogen gas (H 2 ) are introduced at a predetermined concentration ratio, the flow rate of silane gas is 60 sccm, the flow rate of hydrogen gas is 10 sccm, A partially crystallized amorphous silicon film is obtained by forming the film at a pressure of 5 Torr, an RF power density of 0.17 W · cm −2 , a substrate temperature of 275 ° C., and a distance between electrodes of 13.3 mm. be able to. Thereby, the first
次に、図7Fに示すように、第1の非晶質半導体層51F上に、高抵抗層である第2の部分52に対応する層として第2の非晶質半導体層52Fを形成する。例えば、第1の非晶質半導体層51Fを形成した後に、プラズマCVD等を用いて、所定の第2の成膜条件(第2の形成条件)によってアモルファスシリコン膜からなる第2の非晶質半導体層52Fを成膜する。
Next, as shown in FIG. 7F, a second
第2の非晶質半導体層52Fを成膜するための第2の成膜条件は、第1の非晶質半導体層51Fを成膜するための第1の成膜条件とは異なる条件である。第1の成膜条件は、第2の成膜条件よりも非晶質半導体層の結晶成長を促進させる条件である。
The second film formation condition for forming the second
具体的には、平行平板型RFプラズマCVD装置を用いて、シランガス(SiH4)と水素ガス(H2)とを所定の濃度比で導入し、シランガスの流量を10sccmとし、水素ガスの流量を250sccmとし、圧力を3Torrとし、RFパワー密度を1.1W・cm−2とし、基板温度を275℃とし、電極間距離を7.6mmとして成膜することにより、アモルファス成分のみのアモルファスシリコン膜を得ることができる。これにより、第1の非晶質半導体層51Fよりも抵抗率が大きい高抵抗の第2の非晶質半導体層52Fを形成することができる。Specifically, using a parallel plate RF plasma CVD apparatus, silane gas (SiH 4 ) and hydrogen gas (H 2 ) are introduced at a predetermined concentration ratio, the flow rate of silane gas is 10 sccm, and the flow rate of hydrogen gas is An amorphous silicon film containing only an amorphous component is formed by forming a film at 250 sccm, a pressure of 3 Torr, an RF power density of 1.1 W · cm −2 , a substrate temperature of 275 ° C., and a distance between electrodes of 7.6 mm. Can be obtained. Thereby, the high-resistance second
このように本実施の形態では、抵抗率の異なる2層の非晶質半導体層5を形成する場合において、下層の第1の非晶質半導体層51Fを成膜するための第1の成膜条件は、上層の第2の非晶質半導体層52Fを成膜するための第2の成膜条件と異なる条件とすることが好ましく、第1の成膜条件は、第2の成膜条件よりも非晶質半導体層の結晶成長を促進させる条件である。
As described above, in the present embodiment, when the two
なお、抵抗率の異なる2層の非晶質半導体層5を形成する場合、アモルファスシリコン膜の成膜中において成膜条件を第1の成膜条件から第2の成膜条件に切り替えることによって、第1の非晶質半導体層51Fと第2の非晶質半導体層52Fとを連続成膜することができる。
In the case of forming the two
また、本実施の形態において、第1の非晶質半導体層51Fと第2の非晶質半導体層52Fとは、同一の真空装置内で連続成膜することが好ましい。これにより、第1の非晶質半導体層51F及び第2の非晶質半導体層52Fの素子間の成膜ばらつきを抑制することができ、大型パネルに適した薄膜半導体装置を実現することができる。
In this embodiment, it is preferable that the first
次に、図7Gに示すように、第2の非晶質半導体層52F上に、絶縁層6を形成するための絶縁層形成用膜6Fを形成する。絶縁層形成用膜6Fは、有機材料又は無機材料を用いることができる。
Next, as shown in FIG. 7G, an insulating
例えば、絶縁層形成用膜6Fを酸化シリコン等の無機材料によって形成した場合、図7Hに示すように、絶縁層形成用膜6Fの上に、所定形状の絶縁層6を形成する部分(非晶質半導体層5の凸部)を規定するフォトマスクとして、所定幅のレジスト100を形成する。その後、図7Iに示すように、レジスト100をマスクとしてドライエッチングを施すことによって、絶縁層形成用膜6Fをパターニングして所定形状の絶縁層6を形成するとともに、第2の非晶質半導体層52F及び第1の非晶質半導体層51Fの積層膜をパターニングすることにより凸形状(凸部)及び平坦形状(平坦部)を有する非晶質半導体層5Fを形成する。次に、図7Jに示すように、非晶質半導体層5の凸部(第2の非晶質半導体層52F)上の絶縁層6上に形成されたレジスト100を除去する。これにより、絶縁層6の上面が露出する。
For example, when the insulating
一方、図7Gにおいて、所定の塗布方式によって、例えば感光性SOG(SPIN ON GLASS)などの有機材料を第2の非晶質半導体層52F上に塗布し、スピンコートやスリットコートを行うことによって、第2の非晶質半導体層52F上に有機材料からなる絶縁層形成用膜6Fを形成した場合、図7Hに示すようなレジスト100の形成は不要となり、絶縁層形成用膜6Fを露光及び現像してベークを行うことによって所定形状の絶縁層6を形成することができる。その後、絶縁層6をマスクとして、図7Iと同様にドライエッチングを施すことによって、第2の非晶質半導体層52F及び第1の非晶質半導体層51Fの積層膜がパターニングされ、図7Jに示すように、凸形状(凸部)及び平坦形状(平坦部)を有する非晶質半導体層5Fを形成することができる。
On the other hand, in FIG. 7G, an organic material such as photosensitive SOG (SPIN ON GLASS) is applied on the second
いずれにしても、絶縁層6に対応する第2の非晶質半導体層52Fが凸部として形成されると同時に、第2の非晶質半導体層52Fが除去された領域に対応する部分として第1の非晶質半導体層51Fが露出して平坦部として形成される。
In any case, the second
次に、図7Kに示すように、絶縁層6を覆うようにして第2の非晶質半導体層52F上に、コンタクト層7となるコンタクト層用膜7Fを形成する。具体的に、絶縁層6の上面から第2の非晶質半導体層52Fの平坦部までを跨るようにして、例えばプラズマCVDによって、リン等の5価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜7Fを成膜する。
Next, as illustrated in FIG. 7K, a
なお、コンタクト層用膜7Fは低濃度の電界緩和層と高濃度のコンタクト層との2層から構成されてもよい。低濃度の電界緩和層は1×1017[atm/cm3]程度のリンをドーピングすることによって形成することができる。上記2層はCVD装置において連続的に形成することができる。The
次に、図7Lに示すように、コンタクト層用膜7Fを覆うようにして、ソース電極8S及びドレイン電極8Dとなるソースドレイン金属膜8Fを形成する。例えば、スパッタによって、MoW/Al/MoWの三層構造のソースドレイン金属膜8Fを成膜する。
Next, as shown in FIG. 7L, a source /
その後、図示しないが、所定形状のソース電極8S及びドレイン電極8Dを形成するために、ソースドレイン金属膜8F上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
Thereafter, although not shown, in order to form the
次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜8Fをパターニングすることにより、図7Mに示すように、所定形状のソース電極8S及びドレイン電極8Dを形成する。なお、このとき、コンタクト層用膜7Fがエッチングストッパとして機能する。その後、ソース電極8S及びドレイン電極8D上のレジストを除去する。
Next, wet etching is performed using this resist as a mask to pattern the source /
次に、図7Nに示すように、ソース電極8S及びドレイン電極8Dをマスクとしてドライエッチングを施すことにより、コンタクト層用膜7Fをパターニングして所定形状の一対のコンタクト層7を形成するとともに、第1の非晶質半導体層51F及び多結晶半導体層4Fを島状にパターニングして所定形状の非晶質半導体層5及び多結晶半導体層4を形成し、多結晶半導体層4と、第1の部分51及び第2の部分52からなる非晶質半導体層5とによって構成されるチャネル層を形成することができる。なお、ドライエッチングの条件としては、塩素系ガスを用いることができる。このようにして、本発明の実施の形態に係る薄膜半導体装置10を製造することができる。
Next, as shown in FIG. 7N, by performing dry etching using the
なお、その後、図7Oに示すように、ソース電極8S及びドレイン電極8Dの上から全体を覆うようにして、SiN等の無機材料からなるパッシベーション膜80を形成してもよい。
Thereafter, as shown in FIG. 7O, a
ここで、以上の方法によって実際に作製した本実施の形態に係る薄膜半導体装置10の膜組織の断面構造について、図8を用いて説明する。図8は、本発明の実施の形態に係る薄膜半導体装置の断面を観察したときの断面TEM像である。なお、図8は、図1に示す破線で囲まれる領域Aに対応する断面TEM像である。
Here, the cross-sectional structure of the film structure of the thin
図8に示すように、多結晶シリコンからなる多結晶半導体層4の上に形成された非晶質半導体層5は、結晶成分を有するアモルファスシリコンからなる第1の部分51の低抵抗層と、アモルファス成分のみからなるアモルファスシリコンからなる第2の部分52の高抵抗層とによって構成されていることが分かる。
As shown in FIG. 8, the
次に、本発明の実施の形態の変形例について説明する。本変形例は、上記の実施の形態と製造方法のみが異なるので、以下、本変形例については、製造方法のみについて説明する。図9A〜図9Nは、本発明の実施の形態の変形例に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。なお、図9A〜図9Nにおいて、図7A〜図7Oに示す構成要素と同じ構成要素については同じ符号を付している。 Next, a modification of the embodiment of the present invention will be described. Since this modified example is different from the above embodiment only in the manufacturing method, only the manufacturing method will be described below for this modified example. 9A to 9N are cross-sectional views schematically showing the configuration of each step in the method for manufacturing a thin film semiconductor device according to a modification of the embodiment of the present invention. 9A to 9N, the same components as those illustrated in FIGS. 7A to 7O are denoted by the same reference numerals.
図9A〜図9Dに示すように、図7A〜図7Dと同様にして、基板1上に、ゲート電極2、ゲート絶縁膜3及び多結晶半導体層4Fを形成する。
As shown in FIGS. 9A to 9D, the
次に、図9Eに示すように、多結晶半導体層4Fの上に、低抵抗層の第1の部分51に対応する第1の非晶質半導体層51Fと高抵抗層の第2の部分52に対応する第2の非晶質半導体層52Fとからなる非晶質半導体層を形成する。
Next, as shown in FIG. 9E, on the
本実施の形態において、第1の非晶質半導体層51Fと第2の非晶質半導体層52Fとは同一の真空装置内で同一の成膜条件によって連続して成膜される。すなわち、第1の非晶質半導体層51Fと第2の非晶質半導体層52Fとは、真空を破らずに同一の形成条件で非晶質半導体層を形成することにより成膜される。例えば、多結晶半導体層4Fを形成した後に、プラズマCVD等を用いて、所定の成膜条件によって多結晶半導体層4F上にアモルファスシリコン膜を成膜することで、結晶成分を有するアモルファスシリコン(第1の非晶質半導体層51F)とアモルファス成分のみからなるアモルファスシリコン(第2の非晶質半導体層52F)との2領域を有する非晶質半導体層を形成することができる。
In this embodiment mode, the first
より具体的には、例えば、成膜条件を、多結晶半導体層4Fを形成するときのアモルファスシリコン膜の成膜条件よりもRFパワー密度を大きくしたり成膜レートを遅くしたりしてアモルファスシリコン膜を多結晶半導体層4Fと接するように成膜すると、多結晶半導体層4Fの表面付近に成膜されるアモルファスシリコン膜は、多結晶半導体層4Fの結晶性を引き継ぐことになって自然と結晶化されていく。そして、成膜が進んで多結晶半導体層4Fから遠ざかるに従って膜中の結晶化率が小さくなり、結晶化率がゼロとなった後は、アモルファス成分のみのアモルファスシリコン膜が成膜される。つまり、多結晶半導体層4Fの表面付近に成膜されるアモルファスシリコン膜は、多結晶半導体層4Fが下地層となって結晶化が進み、自然と下層(第1の非晶質半導体層51F)の結晶化率が上層(第2の非晶質半導体層52F)の結晶化率よりも大きくなるようにして非晶質半導体層が形成される。これにより、下が低抵抗層で上が高抵抗層の非晶質半導体層を形成することができる。なお、本実施の形態における非晶質半導体層は、結晶化率が異なる2層、すなわち、抵抗率が異なる2層からなる単一膜として考えることができる。
More specifically, for example, the amorphous silicon film is formed by increasing the RF power density or slowing the film formation rate as compared with the film formation condition of the amorphous silicon film when forming the
次に、図9F〜図9Nに示すように、図7G〜図7Oと同様にして各工程を実施することによって、本変形例に係る薄膜半導体装置を製造することができる。 Next, as shown in FIGS. 9F to 9N, the thin film semiconductor device according to the present modification can be manufactured by performing each step in the same manner as in FIGS. 7G to 7O.
次に、上記の実施の形態に係る薄膜半導体装置10を表示装置に適用した例について、図10を用いて説明する。なお、本実施の形態では、有機EL表示装置への適用例について説明する。
Next, an example in which the thin
図10は、本発明の実施の形態に係る有機EL表示装置の一部切り欠き斜視図である。上述の薄膜半導体装置10は、有機EL表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
FIG. 10 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention. The thin
図10に示すように、有機EL表示装置20は、アクティブマトリクス基板(TFTアレイ基板)21と、アクティブマトリクス基板21においてマトリクス状に複数配置された画素22と、画素22に接続され、アクティブマトリクス基板21上にアレイ状に複数配置された画素回路23と、画素22と画素回路23の上に順次積層された陽極24、有機EL層25及び陰極26(透明電極)と、各画素回路23と制御回路(不図示)とを接続する複数本のソース線27及びゲート線28とを備える。有機EL層25は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
As shown in FIG. 10, an organic
次に、上記有機EL表示装置20における画素22の回路構成について、図11を用いて説明する。図11は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
Next, the circuit configuration of the
図11に示すように、画素22は、駆動トランジスタ31と、スイッチングトランジスタ32と、有機EL素子33と、コンデンサ34とを備える。駆動トランジスタ31は、有機EL素子33を駆動するトランジスタであり、また、スイッチングトランジスタ32は、画素22を選択するためのトランジスタである。
As shown in FIG. 11, the
スイッチングトランジスタ32のソース電極32Sは、ソース線27に接続され、ゲート電極32Gは、ゲート線28に接続され、ドレイン電極32Dは、コンデンサ34及び駆動トランジスタ31のゲート電極31Gに接続されている。
The
また、駆動トランジスタ31のドレイン電極31Dは、電源線35に接続され、ソース電極31Sは有機EL素子33のアノードに接続されている。
The
この構成において、ゲート線28にゲート信号が入力され、スイッチングトランジスタ32をオン状態にすると、ソース線27を介して供給された信号電圧がコンデンサ34に書き込まれる。そして、コンデンサ34に書き込まれた保持電圧は、1フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ31のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機EL素子33のアノードからカソードへと流れる。これにより、有機EL素子33が発光し、所定の画像を表示することができる。
In this configuration, when a gate signal is input to the
なお、本実施の形態では、有機EL素子を用いた有機EL表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。 Note that although an organic EL display device using an organic EL element is described in this embodiment mode, the present invention can also be applied to other display devices using an active matrix substrate such as a liquid crystal display device. In addition, the display device configured as described above can be used as a flat panel display and can be applied to an electronic apparatus having any display panel such as a television set, a personal computer, and a mobile phone.
以上、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態及び変形例に基づいて説明したが、本発明に係る薄膜半導体装置及びその製造方法は、上記の実施の形態及び変形例に限定されるものではない。 As described above, the thin film semiconductor device and the manufacturing method thereof according to the present invention have been described based on the embodiment and the modification. It is not limited.
例えば、上記の本発明の実施の形態では、絶縁層6(チャネル保護膜)を用いたチャネル保護型の薄膜半導体装置について説明したが、本発明は、絶縁層6(チャネル保護膜)を用いないチャネルエッチング型の薄膜半導体装置にも適用することができる。チャネルエッチング型の薄膜半導体装置であっても、ソース電極及びドレイン電極上のパッシベーション膜やチャネル層のドライエッチングによるダメージによって、チャネル層に正の固定電荷が存在する。従って、チャネルエッチング型の薄膜半導体装置であっても、非晶質半導体層における上層の第1の部分を高抵抗のアモルファスシリコン膜とすることで、バックチャネルのリーク電流を抑制することができる。また、非晶質半導体層を断面凸形状として高抵抗のアモルファスシリコン膜を除去して低抵抗のアモルファスシリコン膜のみとすることで、フロントチャネルでの横断抵抗を低くすることができるので、オン電流を増加させることができる。 For example, in the above-described embodiment of the present invention, the channel protective thin film semiconductor device using the insulating layer 6 (channel protective film) has been described. However, the present invention does not use the insulating layer 6 (channel protective film). The present invention can also be applied to a channel etching type thin film semiconductor device. Even in a channel etching type thin film semiconductor device, positive fixed charges exist in the channel layer due to damage caused by dry etching of the passivation film and the channel layer on the source electrode and the drain electrode. Therefore, even in a channel etching type thin film semiconductor device, the leakage current of the back channel can be suppressed by forming the first portion of the upper layer in the amorphous semiconductor layer as a high resistance amorphous silicon film. In addition, since the amorphous semiconductor layer has a convex shape in cross section and the high resistance amorphous silicon film is removed to make only the low resistance amorphous silicon film, the transverse resistance in the front channel can be lowered, so the on-current Can be increased.
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。 In addition, it is realized by arbitrarily combining the components and functions in each embodiment without departing from the scope of the present invention, and forms obtained by making various modifications conceived by those skilled in the art to each embodiment. Forms are also included in the present invention.
本発明に係る薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。 The thin film semiconductor device according to the present invention can be widely used for a display device such as a television set, a personal computer, a mobile phone, or various other electric devices.
1 基板
2、31G、32G ゲート電極
3 ゲート絶縁膜
4、4F 多結晶半導体層
5、5F、51A、52B 非晶質半導体層
6 絶縁層
7 コンタクト層
7F コンタクト層用膜
8S、31S、32S ソース電極
8D、31D、32D ドレイン電極
8F ソースドレイン金属膜
10、10A、10B 薄膜半導体装置
20 有機EL表示装置
21 アクティブマトリクス基板
22 画素
23 画素回路
24 陽極
25 有機EL層
26 陰極
27 ソース線
28 ゲート線
31 駆動トランジスタ
32 スイッチングトランジスタ
33 有機EL素子
34 コンデンサ
35 電源線
51 第1の部分
51F 第1の非晶質半導体層
52 第2の部分
52F 第2の非晶質半導体層
80 パッシベーション膜
100 レジストDESCRIPTION OF
Claims (22)
前記基板の上方に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された多結晶半導体層からなるチャネル層と、
前記チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層と、
前記非晶質半導体層の上方に形成されたソース電極及びドレイン電極と、を具備し、
前記非晶質半導体層の前記チャネル層側の第1の部分の抵抗率は、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第2の部分の抵抗率より小さい、
薄膜半導体装置。A substrate,
A gate electrode formed above the substrate;
A gate insulating film formed on the gate electrode;
A channel layer made of a polycrystalline semiconductor layer formed on the gate insulating film;
An amorphous semiconductor layer formed on the channel layer and having a convex shape on the surface;
A source electrode and a drain electrode formed above the amorphous semiconductor layer,
The resistivity of the first portion on the channel layer side of the amorphous semiconductor layer is smaller than the resistivity of the second portion on the source electrode and drain electrode side of the amorphous semiconductor layer,
Thin film semiconductor device.
前記第2の部分の光学バンドギャップは、1.60eV以下である、
請求項1に記載の薄膜半導体装置。The optical band gap of the first portion is 1.63 eV or more,
The optical band gap of the second part is 1.60 eV or less.
The thin film semiconductor device according to claim 1.
前記第2の部分の屈折率は、4.3以上である、
請求項1に記載の薄膜半導体装置。The refractive index of the first portion is 4.2 or less,
The refractive index of the second part is 4.3 or more.
The thin film semiconductor device according to claim 1.
前記第2の部分の消衰係数は、0.12以上である、
請求項1に記載の薄膜半導体装置。The extinction coefficient of the first portion is 0.11 or less;
The extinction coefficient of the second part is 0.12 or more.
The thin film semiconductor device according to claim 1.
前記第2の部分の含有水素濃度は、9%以下である、
請求項1に記載の薄膜半導体装置。The hydrogen concentration in the first part is 13% or more,
The hydrogen concentration in the second part is 9% or less,
The thin film semiconductor device according to claim 1.
前記第2の部分に対応する層は、前記第1の部分に対応する層の上に成膜される、
請求項1ないし請求項5のいずれか1項に記載の薄膜半導体装置。The amorphous semiconductor layer has a stacked structure of a layer corresponding to the second portion and a layer corresponding to the first portion,
The layer corresponding to the second portion is deposited on the layer corresponding to the first portion;
The thin film semiconductor device according to claim 1.
前記第2の部分は、非結晶質構造の非晶質半導体からなる、
請求項1ないし請求項6のいずれか1項に記載の薄膜半導体装置。The first portion is made of an amorphous semiconductor containing a microcrystalline component,
The second portion is made of an amorphous semiconductor having an amorphous structure.
The thin film semiconductor device according to claim 1.
請求項1ないし請求項7のいずれか1項に記載の薄膜半導体装置。Lower portions on both sides of the convex portion in the amorphous semiconductor layer serve as a charge transfer path between the source electrode or the drain electrode and the channel layer.
The thin film semiconductor device according to claim 1.
請求項1ないし請求項8のいずれか1項に記載の薄膜半導体装置。Furthermore, an insulating layer formed on the upper surface of the convex portion in the amorphous semiconductor layer,
The thin film semiconductor device according to claim 1.
請求項9に記載の薄膜半導体装置。The width of the insulating layer is the same as the width of the upper surface of the convex portion in the amorphous semiconductor layer.
The thin film semiconductor device according to claim 9.
前記ソース電極は、前記一対のコンタクト層の一方の上方に形成され、
前記ドレイン電極は、前記一対のコンタクト層の他方の上方に形成される、
請求項9又は請求項10に記載の薄膜半導体装置。Further, the upper and side surfaces of both end portions of the insulating layer, the convex side surface of the amorphous semiconductor layer formed on the side surface of the insulating layer, and the amorphous surface formed on the convex side surface of the amorphous semiconductor layer. A pair of contact layers formed on the upper surface of the quality semiconductor layer,
The source electrode is formed above one of the pair of contact layers;
The drain electrode is formed above the other of the pair of contact layers;
The thin film semiconductor device according to claim 9.
前記非晶質半導体層は非晶質シリコンである、
請求項1ないし請求項11のいずれか1項に記載の薄膜半導体装置。The polycrystalline semiconductor layer is polycrystalline silicon;
The amorphous semiconductor layer is amorphous silicon;
The thin film semiconductor device according to any one of claims 1 to 11.
請求項1ないし請求項12のいずれか1項に記載の薄膜半導体装置。The polycrystalline semiconductor layer includes a microcrystalline semiconductor layer having an average particle size of 20 nm or more and less than 40 nm.
The thin film semiconductor device according to any one of claims 1 to 12.
請求項1ないし請求項13のいずれか1項に記載の薄膜半導体装置。The amorphous semiconductor layer includes a microcrystalline semiconductor layer having an average particle size of 20 nm or more and less than 40 nm.
The thin film semiconductor device according to claim 1.
請求項1ないし請求項14のいずれか1項に記載の薄膜半導体装置。The film thickness of the second portion on the source electrode and drain electrode side of the amorphous semiconductor layer is 20 nm or more.
The thin film semiconductor device according to any one of claims 1 to 14.
前記基板の上方にゲート電極を形成する第2工程と、
前記ゲート電極上にゲート絶縁膜を形成する第3工程と、
前記ゲート絶縁膜上に多結晶半導体層からなるチャネル層を形成する第4工程と、
前記チャネル層上に、表面に凸形状を持つ非晶質半導体層を形成する第5工程と、
前記非晶質半導体層の上方にソース電極及びドレイン電極と形成する第6工程と、を含み、
前記非晶質半導体層は、前記チャネル層側の第1の部分の抵抗率が、前記ソース電極及びドレイン電極側の第2の部分の抵抗率より小さくなるように形成する、
薄膜半導体装置の製造方法。A first step of preparing a substrate;
A second step of forming a gate electrode above the substrate;
A third step of forming a gate insulating film on the gate electrode;
A fourth step of forming a channel layer made of a polycrystalline semiconductor layer on the gate insulating film;
A fifth step of forming an amorphous semiconductor layer having a convex shape on the surface on the channel layer;
A sixth step of forming a source electrode and a drain electrode above the amorphous semiconductor layer,
The amorphous semiconductor layer is formed so that the resistivity of the first portion on the channel layer side is smaller than the resistivity of the second portion on the source electrode and drain electrode side.
A method for manufacturing a thin film semiconductor device.
請求項16に記載の薄膜半導体装置の製造方法。By forming the amorphous semiconductor layer on the polycrystalline semiconductor layer, crystal grains are mixed in the first portion of the amorphous semiconductor layer.
The method for manufacturing a thin film semiconductor device according to claim 16.
請求項17に記載の薄膜半導体装置の製造方法。The average grain size of the crystal grains is 20 nm or more and less than 40 nm.
A method for manufacturing a thin film semiconductor device according to claim 17.
請求項16ないし請求項18のいずれか1項に記載の薄膜半導体装置の製造方法。By forming the amorphous semiconductor layer under the same formation conditions, the first portion and the second portion are continuously formed.
The method for manufacturing a thin film semiconductor device according to any one of claims 16 to 18.
前記第2の部分は、前記第1の形成条件とは異なる形成条件の第2の形成条件によって形成する、
請求項16ないし請求項18のいずれか1項に記載の薄膜半導体装置の製造方法。The first portion is formed according to a first formation condition,
The second portion is formed under a second formation condition that is different from the first formation condition.
The method for manufacturing a thin film semiconductor device according to any one of claims 16 to 18.
請求項20に記載の薄膜半導体装置の製造方法。The first formation condition is a condition that promotes crystal growth more than the second formation condition.
21. A method for manufacturing a thin film semiconductor device according to claim 20.
請求項16ないし請求項21のいずれか1項に記載の薄膜半導体装置の製造方法。
And a step of forming an insulating layer on the upper surface of the convex portion of the amorphous semiconductor layer between the fifth step and the sixth step.
The method for manufacturing a thin film semiconductor device according to any one of claims 16 to 21.
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