JPWO2012141118A1 - Semiconductor device provided with fuse element - Google Patents
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Abstract
本発明は、フューズ素子(21)と、NMOSトランジスタ(22)と、NMOSトランジスタ(23)と、AND回路(24)とを備える、データを不可逆かつ不揮発に記憶する半導体装置である。フューズ素子(21)は、電源電圧と接地電圧とを切替えることが可能な切断用電源EFVの端子に一端を接続し、配線の導通状態によりデータを記憶する。NMOSトランジスタ(22)は、フューズ素子(21)の他端にドレイン電極を接続し、切断用電源EFVの端子からフューズ素子(21)へ流す電流を制御する。NMOSトランジスタ(23)は、NMOSトランジスタ(22)に対して並列に、フューズ素子(21)の他端にドレイン電極を接続し、フューズ素子(21)から切断用電源EFVの端子へ流す電流を制御する。AND回路(24)は、NMOSトランジスタ(22)のゲート電極に接続する。The present invention is a semiconductor device that includes a fuse element (21), an NMOS transistor (22), an NMOS transistor (23), and an AND circuit (24) and stores data in an irreversible and nonvolatile manner. The fuse element (21) has one end connected to a terminal of a cutting power supply EFV that can switch between a power supply voltage and a ground voltage, and stores data according to the conductive state of the wiring. The NMOS transistor (22) connects the drain electrode to the other end of the fuse element (21), and controls the current flowing from the terminal of the cutting power supply EFV to the fuse element (21). The NMOS transistor (23) connects the drain electrode to the other end of the fuse element (21) in parallel with the NMOS transistor (22), and controls the current flowing from the fuse element (21) to the terminal of the cutting power supply EFV. To do. The AND circuit (24) is connected to the gate electrode of the NMOS transistor (22).
Description
本発明は、データを不可逆かつ不揮発に記憶する半導体装置に関し、特に、配線の導通状態によりデータを記憶するフューズ素子を備える半導体装置に関する。 The present invention relates to a semiconductor device that stores data irreversibly and in a nonvolatile manner, and more particularly, to a semiconductor device that includes a fuse element that stores data according to a conductive state of wiring.
半導体装置には、電源を供給しない状態であっても記憶したデータが消失することのない不揮発性メモリがある。当該不揮発性メモリには、EEPROM(Electrically Erasable Programmable Read Only Memory)などのさまざまな種類が開発されている。しかし、一つの半導体チップにシステムを集積したSoC(System on Chip)などに、EEPROMを利用する場合、フローティングゲートに電荷を蓄積する構成を同じ半導体チップ上に混載するため、追加マスクおよび追加プロセスが必要となり、製造コストが高価になる。 A semiconductor device includes a nonvolatile memory in which stored data is not lost even when power is not supplied. Various types of nonvolatile memories such as EEPROM (Electrically Erasable Programmable Read Only Memory) have been developed. However, when an EEPROM is used for a SoC (System on Chip) in which a system is integrated on a single semiconductor chip, an additional mask and an additional process are required because a configuration for storing charges in a floating gate is mixedly mounted on the same semiconductor chip. It becomes necessary and the manufacturing cost becomes expensive.
そのため、追加マスクおよび追加プロセスを必要とせずに、同じ半導体チップ上に混載することが可能な不揮発性メモリとして、フューズ素子を備える不揮発性メモリがある。フューズ素子は、配線の導通状態によりデータを記憶することが可能な素子で、ポリシリコン配線あるいはメタル配線の電流溶断型のフューズ素子などである。 Therefore, there is a non-volatile memory including a fuse element as a non-volatile memory that can be mounted on the same semiconductor chip without requiring an additional mask and an additional process. The fuse element is an element capable of storing data depending on the conduction state of the wiring, and is a fuse element of a current blow type of a polysilicon wiring or a metal wiring.
具体的に、特開2008−71819号公報(特許文献1)および特表2006−509311号公報(特許文献2)には、表面がシリサイド化されたポリシリコン配線からなるフューズ素子を備える不揮発性メモリが開示してある。なお、フューズ素子を備える不揮発性メモリは、配線の導通状態を変化させてデータを書込むため、書込んだデータを消去することができない不可逆なメモリである。 Specifically, Japanese Patent Application Laid-Open No. 2008-71819 (Patent Document 1) and Japanese Translation of PCT International Publication No. 2006-509911 (Patent Document 2) disclose a nonvolatile memory including a fuse element made of a polysilicon wiring whose surface is silicided. Is disclosed. Note that a nonvolatile memory including a fuse element is an irreversible memory in which written data cannot be erased because data is written by changing the conduction state of the wiring.
また、図13は、従来のフューズ素子を備える不揮発性メモリの構成を示す概略図である。図13に示す不揮発性メモリ100は、フューズ素子を含むメモリセル200をマトリックス状に複数配置してあるフューズアレイ101、フューズアレイ101のワード線WL(Word Line)に選択信号を供給する行デコーダ(RD:Row Decoder)102、フューズアレイ101のビット線BL(Bit Line)を選択する列デコーダ(CD:Column
Decoder)103、行デコーダ102および列デコーダ103の動作を制御する制御回路104、参照抵抗および参照ワード線電圧を生成する参照値生成回路105を備えている。FIG. 13 is a schematic diagram showing a configuration of a nonvolatile memory including a conventional fuse element. A
Decoder) 103, a
列デコーダ103を設けた側には、ビット線BLの電圧を増幅するセンスアンプSA(Sense Amplifier)、およびデータの入出力を行なう入出力部I/O(Input/Output)も設けてある。なお、入出力部I/Oは、16ビット単位でデータを入出力する。 On the side where the
図14は、従来のフューズ素子を備える不揮発性メモリ100のメモリセル200の構成を示す概略図である。図14に示すメモリセル200は、配線の導通状態によりデータを記憶するフューズ素子201、フューズ素子201の一端にドレイン電極を接続するトランジスタ202を備えている。フューズ素子201は、ビット線BLを他端に接続し、トランジスタ202は、ワード線WLをゲート電極に接続してある。 FIG. 14 is a schematic diagram showing a configuration of a
ビット線BLは、行デコーダ102の選択回路300を介して切断用電源EFVに接続してある。図15は、従来のフューズ素子を備える不揮発性メモリ100の選択回路300の構成を示す概略図である。図15に示す選択回路300は、切断用電源EFVとビット線BLとを接続するスイッチング素子301、選択信号の信号レベルを変換するレベル変換回路302、信号レベルを変換した選択信号の電圧を増幅してスイッチング素子301の制御信号を生成する増幅器303を備えている。なお、選択回路300は、切断用電源EFVで駆動している。 The bit line BL is connected to the cutting power supply EFV via the
不揮発性メモリ100は、データを書込むとき、データを書込む列のレベル変換回路302に選択信号を入力し、信号レベルを変換した選択信号の電圧を増幅器303で増幅して制御信号を生成する。不揮発性メモリ100は、増幅器303で生成した制御信号によりスイッチング素子301を制御して、ビット線BLと高電圧の切断用電源EFVとを接続する。不揮発性メモリ100は、ビット線BLと高電圧の切断用電源EFVとを接続した状態で、ワード線に選択信号を供給すると、図14に示すトランジスタ202がオン状態となり、ビット線BLを介して切断用電源EFVからフューズ素子201へ電流が流れ、フューズ素子201を切断して、データを書込む。 When writing data, the
一方、不揮発性メモリ100は、データを読出すとき、制御信号によりスイッチング素子301を制御して、ビット線BLとコア電位の切断用電源EFVとを接続する。不揮発性メモリ100は、ビット線BLとコア電位の切断用電源EFVとを接続した状態で、コア電位の切断用電源EFVからフューズ素子201へ流れる電流により、センスアンプSAでフューズ素子201の配線の切断・未切断の状態を判定して、データを読出す。 On the other hand, when reading data, the
しかし、不揮発性メモリ100は、ビット線BLと切断用電源EFVとの接続を選択回路300で制御しているため、電源投入時、選択回路300の誤動作により、列を選択する選択信号が不安定となり、誤ってビット線BLと高電圧に設定された切断用電源EFVとが導通し、フューズ素子201を誤切断してしまうことがあった。 However, since the
また、不揮発性メモリ100は、データを読出すとき、フューズ素子201を誤って切断しないようにフューズ素子201に印加する電圧を書込み時に比べ低くする必要がある。しかし、不揮発性メモリ100は、選択回路300の駆動電源に切断用電源EFVを用いており、フューズ素子201に印加する電圧を誤動作しないよう低くするためにはスイッチング素子301の抵抗を大きくする必要がある。そのため、スイッチング素子301の抵抗が、フューズ素子201の抵抗よりも大きくなり、アレイ単位でフューズ素子の抵抗を測定する場合、スイッチング素子301の抵抗を測定することになり、アレイ単位でフューズ素子21の抵抗を正確に測定することができない。 Further, when reading data, the
さらに、不揮発性メモリ100は、ビット線BLと切断用電源EFVとの接続を選択回路300で制御しているため、フューズ素子201およびトランジスタ202のみで正確な信頼性を評価することができず、選択回路300を含めた信頼性の評価を行なう必要があり、開発コストが高価になる。 Further, since the
また、不揮発性メモリ100は、データを書込むときも、データを読出すときも同じ経路でフューズ素子201に電流を流すため、データを読出すときフューズ素子201に与えるストレスの傾向と、データを書込むときフューズ素子201に与えるストレスの傾向とが同じになる。そのため、不揮発性メモリ100は、データを読出す回数が増加するに従い、フューズ素子201に同じ傾向のストレスが蓄積され、動作が不良となることがあった。 In addition, since the
そこで、本発明は、ビット線と切断用電源との接続を制御する選択回路を必要とせず、配線の導通状態によりデータを記憶するフューズ素子を備える半導体装置を提供することを目的とする。 In view of the above, an object of the present invention is to provide a semiconductor device including a fuse element that stores data according to a conductive state of a wiring without requiring a selection circuit for controlling connection between a bit line and a power supply for cutting.
上記課題を解決するために、本発明は、データを不可逆かつ不揮発に記憶する半導体装置であって、電源電圧と接地電圧とを切替え設定することが可能な電源端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子と、フューズ素子の他端に一方の電流電極を接続し、電源端子からフューズ素子へ流す電流を制御する第1トランジスタと、第1トランジスタに対して並列に、フューズ素子の他端に一方の電流電極を接続し、フューズ素子から電源端子へ流す電流を制御する第2トランジスタと、第1トランジスタの制御電極に接続する第1論理回路とを備えている。データを書込むとき、第1論理回路は、第1論理回路に接続する第1ワード線および第1選択線の活性状態に応じて、第1トランジスタをオン状態にすることで、電源電圧の電源端子からフューズ素子へ電流を流してフューズ素子の配線を切断する。データを読出すとき、第2トランジスタは、第2トランジスタの制御電極に接続する第2ワード線の活性状態に応じて、オン状態となり、第2トランジスタの他方の電流電極に接続するビット線の電流を、フューズ素子から接地電圧の電源端子へ流す。 In order to solve the above problems, the present invention is a semiconductor device that stores data in an irreversible and non-volatile manner, and has one end connected to a power supply terminal capable of switching between a power supply voltage and a ground voltage, A fuse element that stores data according to a conductive state, one current electrode connected to the other end of the fuse element, a first transistor that controls a current flowing from the power supply terminal to the fuse element, and a first transistor in parallel, One current electrode is connected to the other end of the fuse element, a second transistor for controlling the current flowing from the fuse element to the power supply terminal, and a first logic circuit connected to the control electrode of the first transistor are provided. When writing data, the first logic circuit turns on the first transistor in accordance with the active state of the first word line and the first selection line connected to the first logic circuit, thereby supplying the power supply voltage. A current is passed from the terminal to the fuse element to cut the fuse element wiring. When reading data, the second transistor is turned on according to the active state of the second word line connected to the control electrode of the second transistor, and the current of the bit line connected to the other current electrode of the second transistor. From the fuse element to the power terminal of the ground voltage.
本発明に係る半導体装置によれば、電源端子に一端が接続されたフューズ素子の他端に接続し、電源端子からフューズ素子へ流す電流を制御する第1トランジスタと、フューズ素子の他端に接続し、フューズ素子から電源端子へ流す電流を制御する第2トランジスタと、第1トランジスタの制御電極に接続する第1論理回路とを備えることで、フューズ切断時に電源電圧となる電源端子からフューズ素子へ電流を供給するために、ビット線と電源端子との接続を制御する選択回路を備える必要がない。本発明に係る半導体装置は、選択回路を備える必要がないので、電源投入時、この選択回路の誤動作により、フューズ素子を誤切断することがない。また、本発明に係る半導体装置は、フューズ素子の切断時に電源電圧となる電源で駆動する選択回路を備える必要がないので、データの読出し時にフューズ素子に印加する電圧を低くするために選択回路のスイッチング素子の抵抗を大きくする必要がなく、アレイ単位でフューズ素子の抵抗を正確に測定することができる。さらに、本発明に係る半導体装置は、選択回路を備える必要がないので、フューズ素子およびトランジスタのみで正確な信頼性を評価することができ、開発コストを安価にすることができる。また、本発明に係る半導体装置は、データを書込むとき第1トランジスタを介する経路を、データを読出すとき第2トランジスタを介する経路をそれぞれ用いるので、データを書込むときと、データを読出すときとで異なる経路でフューズ素子に電流を流すことができる。そのため、本発明に係る半導体装置は、フューズ素子に与えるストレスを減らして、データの読出し回数をより多く、または制限することなく安定して動作することができる。 According to the semiconductor device of the present invention, the first transistor is connected to the other end of the fuse element whose one end is connected to the power supply terminal, and is connected to the other end of the fuse element. In addition, since the second transistor for controlling the current flowing from the fuse element to the power supply terminal and the first logic circuit connected to the control electrode of the first transistor are provided, the power supply terminal that becomes the power supply voltage when the fuse is cut from the fuse element. In order to supply the current, there is no need to provide a selection circuit that controls connection between the bit line and the power supply terminal. Since the semiconductor device according to the present invention does not need to include a selection circuit, the fuse element is not erroneously cut by malfunction of the selection circuit when the power is turned on. In addition, since the semiconductor device according to the present invention does not need to include a selection circuit that is driven by a power source that becomes a power supply voltage when the fuse element is cut, the selection circuit is configured to reduce the voltage applied to the fuse element when reading data. There is no need to increase the resistance of the switching element, and the resistance of the fuse element can be accurately measured in array units. Furthermore, since the semiconductor device according to the present invention does not need to include a selection circuit, accurate reliability can be evaluated using only the fuse element and the transistor, and the development cost can be reduced. The semiconductor device according to the present invention uses a path through the first transistor when writing data and a path through the second transistor when reading data, so that data is read when data is written. Current can be passed through the fuse element through different paths. Therefore, the semiconductor device according to the present invention can operate stably without reducing the stress applied to the fuse element and increasing or limiting the number of times of reading data.
以下、本発明に係る実施の形態について図面を参照して説明する。
(実施の形態1)
図1は、本発明の実施の形態1に係る不揮発性メモリの構成を示す概略図である。図1に示す不揮発性メモリ10は、データを不可逆かつ不揮発に記憶する半導体装置である。不揮発性メモリ10は、フューズ素子を含むメモリセル20をマトリックス状に複数配置してあるフューズアレイ1、フューズアレイ1のワード線WLに選択信号を供給する行デコーダ(RD)2、フューズアレイ1のビット線BLを選択する列デコーダ(CD)3、行デコーダ2および列デコーダ3の動作を制御する制御回路4、参照抵抗および参照ワード線電圧を生成する参照値生成回路5を備えている。Hereinafter, embodiments according to the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a schematic diagram showing a configuration of a nonvolatile memory according to
フューズアレイ1は、一行のメモリセル20に対して2本のワード線WLを有している。2本のワード線WLは、メモリセル20にデータを書込むとき(プログラム時(prog))に用いる第1ワード線のワード線WL(prog)と、メモリセル20からデータを読出すとき(リード時(Read))に用いる第2ワード線のワード線WL(Read)とで構成されている。また、フューズアレイ1は、一列のメモリセル20に対して1本のビット線BLと、1本の選択線CSL(Column Select Line)とを有している。 The
行デコーダ2は、メモリセル20にデータを書込むとき、ワード線WL(prog)に選択信号を供給し、メモリセル20からデータを読出すとき、ワード線WL(Read)に選択信号を供給する。 The
列デコーダ3は、メモリセル20にデータを書込むとき、選択線CSLに選択信号を供給し、メモリセル20からデータを読出すとき、ビット線BLからデータを読出す。列デコーダ3を設けてある側には、ビット線BLの電圧を増幅するセンスアンプSA、およびデータの入出力を行なう入出力部I/Oも設けてある。ビット線BLの電圧は、センスアンプSAで増幅することで、データとして読み出すことができる。なお、入出力部I/Oは、16ビット単位でデータを入出力する。また、列デコーダ3は、メモリセル20にデータを書込むとき、32ビットのアドレスでデコードする。 The
図2は、本発明の実施の形態1に係るメモリセル20の構成を示す概略図である。図2に示すメモリセル20は、切断用電源EFVの端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子21、フューズ素子21の他端にドレイン電極を接続するNチャネルMOS(NMOS)トランジスタ22,23、NMOSトランジスタ22のゲート電極に接続するAND回路24を備えている。 FIG. 2 is a schematic diagram showing the configuration of the
フューズ素子21は、ポリシリコン配線、またはメタル配線で構成され、当該配線に大きな電流を流して切断することで抵抗値を変化させて、データを記憶する記憶素子である。なお、フューズ素子21は、配線を物理的に切断する場合に限定されるものではなく、配線の形状または材料の分布といった配線の構造を変化させて、配線の導通状態(たとえば抵抗値)を変化させることができればよい。また、ポリシリコン配線は、チタン(Ti)、コバルト(Co)、または、ニッケル(Ni)などの金属と反応させたシリサイド層を表面に形成してもよい。 The
NMOSトランジスタ(第1トランジスタ)22は、切断用電源EFVの端子からフューズ素子21へ流す電流を制御する。NMOSトランジスタ22は、フューズ素子21の配線を切断するために大きな電流を流す必要があるため、NMOSトランジスタ23に比べてトランジスタサイズを大きくしてある。なお、NMOSトランジスタ23のトランジスタサイズを、NMOSトランジスタ22のトランジスタサイズに比べて小さくしてあるので、NMOSトランジスタ23のトランジスタサイズと、NMOSトランジスタ22のトランジスタサイズとを同じサイズにした場合に比べて、不揮発性メモリ10を小型化することができる。 The NMOS transistor (first transistor) 22 controls the current that flows from the terminal of the cutting power supply EFV to the
NMOSトランジスタ(第2トランジスタ)23は、NMOSトランジスタ22に対して並列に接続してあり、フューズ素子21から切断用電源EFVの端子へ流す電流を制御する。NMOSトランジスタ23は、ワード線WL(Read)に選択信号が供給されるとオン状態となり、フューズ素子21の配線の導通状態を検知するために、電流をフューズ素子21から接地電圧に設定された切断用電源EFVの端子へ流す。 The NMOS transistor (second transistor) 23 is connected in parallel to the
AND回路(第1論理回路)24は、入力側にワード線WL(prog)および選択線CSLを、出力側にNMOSトランジスタ22のゲート電極をそれぞれ接続してある。AND回路24は、ワード線WL(prog)および選択線CSLに入力する選択信号がともに“1”の場合、NMOSトランジスタ22のゲート電極に出力する信号が“1”となる。NMOSトランジスタ22は、ゲート電極に“1”の信号が供給されるとオン状態となり、フューズ素子21の配線を切断するために、大きな電流を電源電圧に設定された切断用電源EFVの端子からフューズ素子21へ流す。 The AND circuit (first logic circuit) 24 has a word line WL (prog) and a selection line CSL connected to the input side, and a gate electrode of the
次に、不揮発性メモリ10の動作について説明する。不揮発性メモリ10の動作は、メモリセル20にデータを書込むときと、メモリセル20からデータを読出すときとに分けて説明する。 Next, the operation of the
まず、図3は、本発明の実施の形態1に係るメモリセル20にデータを書込むときの動作を説明するための概略図である。ここで、メモリセル20に記憶させるデータは、“0”または“1”の値を有するものとし、フューズ素子21は、配線を切断しない場合“0”のデータを、配線を切断する場合“1”のデータをそれぞれ記憶するものとする。故に、実質的に“1”のデータを書込むことしかできず、“0”データを記憶させることは、“1”のデータを書込まないことと等価である。そのため、メモリセル20にデータを書込むことを、データを不揮発性メモリ10にプログラムするともいう。本実施の形態1では、フューズ素子21の配線を切断する場合を、データを書込むと表現して以下説明する。 First, FIG. 3 is a schematic diagram for explaining an operation when data is written in
図3に示すメモリセル20は、AND回路24が、AND回路24に接続するワード線WL(prog)および選択線CSLの活性状態に応じて、NMOSトランジスタ22をオン状態にする。NMOSトランジスタ22をオン状態にする動作を、タイミングチャートを用いて説明する。図4は、本発明の実施の形態1に係るメモリセル20にデータを書込むときの信号のタイミングチャートである。図4に示すタイミングチャートでは、選択線CSLに入力する選択信号が“1”(選択線CSLが活性)となり、その後、ワード線WL(prog)に入力する選択信号が“1”(ワード線WL(prog)が活性)となることで、メモリセル20は、NMOSトランジスタ22をオン状態にする。なお、切断用電源EFVの端子には、メモリセル20にデータを書込むとき、フューズ素子21の配線を切断するための大きな電流を流すことができる程度の高い電圧を有する電源電圧を供給できるように設定しておくものとする。具体的に、切断用電源EFVの端子は、図示していないパッドを含み、かつ不揮発性メモリ10の外部から電源電圧か接地電圧かに設定することが可能な構成にしてある。 In the
メモリセル20は、NMOSトランジスタ22をオン状態にすることで、電源電圧に設定された切断用電源EFVの端子からフューズ素子21へ矢印Aで示す方向に電流を流してフューズ素子21の配線を切断する。メモリセル20は、フューズ素子21の配線を切断することで、“1”のデータをフューズ素子21に記憶する。なお、図3に示すメモリセル20では、データを書込むときに動作していない部分を破線で示してある。 The
次に、図5は、本発明の実施の形態1に係るメモリセル20からデータを読出すときの動作を説明するための概略図である。図5に示すメモリセル20は、NMOSトランジスタ23のゲート電極に接続するワード線WL(Read)の活性状態に応じて、NMOSトランジスタ23をオン状態にする。なお、切断用電源EFVの端子には、メモリセル20からデータを読出すとき、接地電圧となるように設定しておくものとする。 FIG. 5 is a schematic diagram for explaining an operation when data is read from
メモリセル20は、NMOSトランジスタ23をオン状態にすることで、NMOSトランジスタ23のソース電極に接続するビット線BLの電流を、フューズ素子21から接地電圧に設定された切断用電源EFVの端子へ矢印Bで示す方向に流す。不揮発性メモリ10は、フューズ素子21の配線の導通状態により変化するビット線BLの電圧を、判定回路30で判定することによりメモリセル20からデータを読出すことができる。なお、図5に示すメモリセル20では、データを読出すときに動作していない部分を破線で示してある。 The
図6は、本発明の実施の形態1に係るメモリセル20からデータを読出す場合に、読出しデータの判定を行なう判定回路30の構成を示す概略図である。図6に示す判定回路30は、コア電源の端子とビット線BLとを接続するスイッチング素子31、ビット線BLに接続してあるセンスアンプSAを備えている。このセンスアンプSAは、図1にも図示されている。コア電源の端子は、切断用電源EFVの端子と異なり、データを読出すときにビット線BLに電流を与える電源端子である。なお、データを書込むとき、切断用電源EFVの端子に与えられる電源電圧は、データを読出すとき、コア電源の端子に与えられる電源電圧より高い。 FIG. 6 is a schematic diagram showing a configuration of
スイッチング素子31は、入力信号/RD_Enableに応じて、コア電源の端子とビット線BLとを接続するか否かを制御している。具体的に、スイッチング素子31は、入力信号/RD_Enableが“0”の場合、コア電源の端子とビット線BLとを接続し、入力信号/RD_Enableが“1”の場合、コア電源の端子とビット線BLとを接続しない。コア電源の端子とビット線BLとを接続しない。ここで、コア電源は、メモリセル20からデータを読出すときに、ビット線BLに電流を供給するための電源電圧を与えるための電源であり、この電源電圧は、一般的にフューズ素子21を切断するときに切断用電源EFVにより与えられる電源電圧より低い。また、コア電源は、図1に示される不揮発性メモリ10に全体の動作電源として使用されることが多い。 The switching
センスアンプSAは、スイッチング素子31でコア電源の端子とビット線BLとを接続した場合に、ビット線BLの電圧を増幅し、増幅した電圧が所定のレベル以上か否かに応じて判定した結果を、データOUTとして読出す。 The sense amplifier SA amplifies the voltage of the bit line BL when the terminal of the core power supply and the bit line BL are connected by the switching
メモリセル20からデータを読出す動作を、タイミングチャートを用いて説明する。図7は、本発明の実施の形態1に係るメモリセル20からデータを読出すときの信号のタイミングチャートである。図7に示すタイミングチャートでは、コア電源の端子とビット線BLとを接続してビット線BLに電流を流すために、t時間、“0”の入力信号/RD_Enableを入力してスイッチング素子31をオン状態にする。スイッチング素子31をオン状態にすると、ビット線BLに電流が流れ、ビット線BLの電圧が0VからaVへ変化する。 An operation of reading data from the
その後、ワード線WL(read)に入力する選択信号が“1”(ワード線WL(read)が活性)となることで、NMOSトランジスタ23がオン状態となり、ビット線BLの電流を、フューズ素子21から接地電圧に設定された切断用電源EFVの端子へ流す。フューズ素子21の配線が切断されている場合、ビット線BLの電流はフューズ素子21を介して接地電圧に設定された切断用電源EFVの端子へ流れることはないので、ビット線BLの電圧はaVから変化しない。一方、フューズ素子21の配線が切断されていない(未切断)場合、ビット線BLの電流はフューズ素子21を介して接地電圧に設定された切断用電源EFVの端子へ流れるので、ビット線BLの電圧はaVから0Vへと変化する。 Thereafter, when the selection signal input to the word line WL (read) becomes “1” (the word line WL (read) is activated), the
次に、センスアンプSAを駆動させる信号“1”がセンスアンプSAに入力されると、センスアンプSAは、ビット線BLの電圧を増幅し、増幅した電圧が所定のレベル以上か否かを判定する。センスアンプSAは、増幅した電圧が所定のレベル以上の場合、フューズ素子21の配線が切断されていると判定して、“1”のデータをデータOUTとして読出す。一方、センスアンプSAは、増幅した電圧が所定のレベル未満の場合、フューズ素子21の配線が切断されていない(未切断)と判定して、“0”のデータをデータOUTとして読出す。 Next, when a signal “1” for driving the sense amplifier SA is input to the sense amplifier SA, the sense amplifier SA amplifies the voltage of the bit line BL and determines whether the amplified voltage is equal to or higher than a predetermined level. To do. When the amplified voltage is equal to or higher than a predetermined level, the sense amplifier SA determines that the wiring of the
以上のように、本発明の実施の形態1に係る不揮発性メモリ10は、切断用電源EFVの端子に一端が接続されたフューズ素子21の他端に接続し、切断用電源EFVの端子からフューズ素子21へ流す電流を制御するNMOSトランジスタ22と、フューズ素子21の他端に接続し、フューズ素子21から切断用電源EFVの端子へ流す電流を制御するNMOSトランジスタ23と、NMOSトランジスタ22のゲート電極に接続するAND回路24とを備える。そのため、不揮発性メモリ10は、フューズ切断時に電源電圧となる切断用電源EFVからフューズ素子21へ電流を供給するために、ビット線BLと切断用電源EFVの端子との接続を制御する選択回路を備える必要がない。不揮発性メモリ10は、選択回路を備える必要がないので、電源投入時、この選択回路の誤動作により、フューズ素子21を誤切断することがない。 As described above, the
不揮発性メモリ10は、フューズ素子21の配線を切断するとき以外、切断用電源EFVの端子を接地電圧に設定してあるので、制御信号が電源投入時に不定となって、NMOSトランジスタ22がオン状態になってもフューズ素子21間に電位差が生じないため、フューズ素子21を誤切断することがない。なお、不揮発性メモリ10は、データの書込みを、通常、出荷テスト時にのみ行なうので、市場で使用されるときも、切断用電源EFVの端子が接地電圧に設定される。 In the
また、不揮発性メモリ10は、切断用電源EFVで駆動する選択回路を備える必要がないので、フューズ素子21の評価時にフューズ素子21に印加する電圧を低くするために選択回路のスイッチング素子の抵抗を大きくする必要がなく、アレイ単位でフューズ素子21の抵抗を正確に測定することができる。なお、不揮発性メモリ10は、アレイ単位でフューズ素子21の抵抗を正確に測定することができるので、出荷テスト時にフューズ素子21の良品・不用品の判定だけではなく、フューズ素子21の配線を切断するときのマージンもテストすることが可能となり、製品のテスト品質が向上する。 In addition, since the
さらに、不揮発性メモリ10は、選択回路を備える必要がないので、フューズ素子21およびNMOSトランジスタ22,23のみで正確な信頼性を評価することができ、開発コストを安価にすることができる。 Furthermore, since the
また、不揮発性メモリ10は、データを書込むときNOMSトランジスタ22を介する経路を、データを読出すときNOMSトランジスタ23を介する経路をそれぞれ用いるので、データを書込むときと、データを読出すときとで異なる経路でフューズ素子21に電流を流すことができる。そのため、不揮発性メモリ10は、フューズ素子21に与えるストレスを減らして、データの読出し回数をより多く、または制限することなく安定して動作することができる。 Since the
さらに、不揮発性メモリ10は、フューズ素子21とビット線BLとの間にNOMSトランジスタ23を設けてあるので、ワード線WL(read)が活性しているメモリセル20のみにビット線BLの初期電荷が流れ、他のメモリセル20にビット線BLの初期電荷が流れることがない。 Further, since the
(実施の形態2)
図8は、本発明の実施の形態2に係る不揮発性メモリの構成を示す概略図である。図8に示す不揮発性メモリ11は、データを不可逆かつ不揮発に記憶する半導体装置である。不揮発性メモリ11は、フューズ素子を含むメモリセル40をマトリックス状に複数配置してあるフューズアレイ7、フューズアレイ7のワード線WLに選択信号を供給する行デコーダ(RD)2、フューズアレイ7のビット線BLを選択する列デコーダ(CD)3、行デコーダ2および列デコーダ3の動作を制御する制御回路4、参照抵抗および参照ワード線電圧を生成する参照値生成回路5を備えている。なお、不揮発性メモリ11は、図1に示す不揮発性メモリ10と同じ構成要素について、同じ符号を付して詳細な説明は省略する。(Embodiment 2)
FIG. 8 is a schematic diagram showing the configuration of the nonvolatile memory according to
フューズアレイ7は、一行のメモリセル40に対して1本のワード線WLを有している。ワード線WLは、メモリセル40にデータを書込むとき(プログラム時(prog))のワード線WLと、メモリセル40からデータを読出すとき(リード時(Read))のワード線WLとを共通のワード線WLで構成してある。そのため、ワード線WLを、メモリセル40にデータを書込むときに用いるワード線WLと、メモリセル40からデータを読出すときに用いるワード線WLとの2本で構成する場合に比べて、不揮発性メモリ11を小型化することができる。なお、ワード線WLは、実施の形態1と同様、メモリセル40にデータを書込むときに用いる第1ワード線のワード線WL(prog)と、メモリセル40からデータを読出すときに用いる第2ワード線のワード線WL(Read)とで構成してもよい。 The
また、フューズアレイ7は、一列のメモリセル40に対して1本のビット線BLと、2本の選択線CSLとを有している。2本の選択線CSLは、メモリセル40にデータを書込むときに用いる第1選択線の選択線CSL(prog)と、メモリセル40からデータを読出すときに用いる第2選択線の選択線CSL(Read)とで構成してある。 The
図9は、本発明の実施の形態2に係るメモリセル40の構成を示す概略図である。図9に示すメモリセル40は、切断用電源EFVの端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子21、フューズ素子21の他端にドレイン電極を接続するNMOSトランジスタ22,23、NMOSトランジスタ22のゲート電極に接続するAND回路24、NMOSトランジスタ23のゲート電極に接続するAND回路41を備えている。なお、メモリセル40は、図2に示すメモリセル20と同じ構成要素について、同じ符号を付して詳細な説明は省略する。 FIG. 9 is a schematic diagram showing the configuration of the
AND回路(第1論理回路)24は、入力側にワード線WLおよび選択線CSL(prog)を、出力側にNMOSトランジスタ22のゲート電極をそれぞれ接続してある。AND回路24は、ワード線WLおよび選択線CSL(prog)に入力する選択信号がともに“1”の場合、NMOSトランジスタ22のゲート電極に出力する信号が“1”となる。NMOSトランジスタ22は、ゲート電極に“1”の信号が供給されるとオン状態となり、フューズ素子21の配線を切断するために、大きな電流を電源電圧に設定された切断用電源EFVの端子からフューズ素子21へ流す。 The AND circuit (first logic circuit) 24 has a word line WL and a select line CSL (prog) connected to the input side, and a gate electrode of the
AND回路(第2論理回路)41は、入力側にワード線WLおよび選択線CSL(Read)を、出力側にNMOSトランジスタ23のゲート電極をそれぞれ接続してある。AND回路41は、ワード線WLおよび選択線CSL(Read)に入力する選択信号がともに“1”の場合、NMOSトランジスタ23のゲート電極に出力する信号が“1”となる。NMOSトランジスタ23は、ゲート電極に“1”の信号が供給されるとオン状態となり、フューズ素子21の配線の導通状態を検知するために、電流をフューズ素子21から接地電圧に設定された切断用電源EFVの端子へ流す。 The AND circuit (second logic circuit) 41 has a word line WL and a select line CSL (Read) connected to the input side, and a gate electrode of the
次に、不揮発性メモリ11の動作について説明する。不揮発性メモリ11の動作は、メモリセル40にデータを書込むときと、メモリセル40からデータを読出すときとに分けて説明する。 Next, the operation of the
まず、図10は、本発明の実施の形態2に係るメモリセル40にデータを書込むときの動作を説明するための概略図である。ここで、メモリセル40に記憶させるデータは、“0”または“1”の値を有するものとし、フューズ素子21は、配線を切断しない場合“0”のデータを、配線を切断する場合“1”のデータをそれぞれ記憶するものとする。故に、実質的に“1”のデータを書込むことしかできず、“0”データを記憶させることは、“1”のデータを書込まないことと等価である。そのため、メモリセル20にデータを書込むことを、データを不揮発性メモリ10にプログラムするともいう。本実施の形態2でも、フューズ素子21の配線を切断する場合を、データを書込むと表現して以下説明する。 First, FIG. 10 is a schematic diagram for explaining an operation when data is written to the
図10に示すメモリセル40は、AND回路24が、AND回路24に接続するワード線WLおよび選択線CSL(prog)の活性状態に応じて、NMOSトランジスタ22をオン状態にする。NMOSトランジスタ22をオン状態にする動作のタイミングチャートは、図4に示すタイミングチャートの選択線CSLを選択線CSL(prog)に、ワード線WL(prog)をワード線WLに読替えたタイミングチャートと同じである。そのため、本発明の実施の形態2に係るメモリセル40にデータを書込むときの信号のタイミングチャートの図示を省略する。NMOSトランジスタ22をオン状態にする動作のタイミングチャートは、選択線CSL(prog)に入力する選択信号が“1”(選択線CSL(prog)が活性)となり、その後、ワード線WLに入力する選択信号が“1”(ワード線WLが活性)となることで、メモリセル40は、NMOSトランジスタ22をオン状態にする。なお、切断用電源EFVの端子には、メモリセル40にデータを書込むとき、フューズ素子21の配線を切断するための大きな電流を流すことができる程度の高い電圧を有する電源電圧を供給できるように設定しておくものとする。 In the
メモリセル40は、NMOSトランジスタ22をオン状態とすることで、電源電圧に設定された切断用電源EFVの端子からフューズ素子21へ矢印Aで示す方向に電流を流してフューズ素子21の配線を切断する。メモリセル40は、フューズ素子21の配線を切断することで、“1”のデータをフューズ素子21に記憶する。なお、図10に示すメモリセル40では、データを書込むときに動作していない部分を破線で示してある。 By turning on the
次に、図11は、本発明の実施の形態2に係るメモリセル40からデータを読出すときの動作を説明するための概略図である。図11に示すメモリセル40は、AND回路41が、AND回路41に接続するワード線WL(Read)および選択線CSL(Read)の活性状態に応じて、NMOSトランジスタ23をオン状態にする。なお、切断用電源EFVの端子には、メモリセル40からデータを読出すとき、接地電圧となるように設定しておくものとする。 Next, FIG. 11 is a schematic diagram for explaining an operation when data is read from
メモリセル40は、NMOSトランジスタ23をオン状態にすることで、NMOSトランジスタ23のソース電極に接続するビット線BLの電流を、フューズ素子21から接地電圧に設定された切断用電源EFVの端子へ矢印Bで示す方向に流す。不揮発性メモリ11は、フューズ素子21の配線の導通状態により変化するビット線BLの電圧を、判定回路30で判定することでメモリセル40からデータを読出す。なお、図11に示すメモリセル40では、データを読出すときに動作していない部分を破線で示してある。また、判定回路30は、図6に示す判定回路30と同じ構成であるため、詳細な説明は省略する。 By turning on the
メモリセル40からデータを読出す動作を、タイミングチャートを用いて説明する。図12は、本発明の実施の形態2に係るメモリセル40からデータを読出すときの信号のタイミングチャートである。図12に示すタイミングチャートでは、コア電源の端子とビット線BLとを接続してビット線BLに電流を流すために、t時間、“0”の入力信号/RD_Enableを入力してスイッチング素子31をオン状態にする。スイッチング素子31をオン状態にすると、ビット線BLに電流が流れ、ビット線BLの電圧が0VからaVへ変化する。 An operation of reading data from the
その後、選択線CSL(read)に入力する選択信号が“1”(選択線CSL(read)が活性)となり、さらに、ワード線WLに入力する選択信号が“1”(ワード線WLが活性)となることで、NMOSトランジスタ23がオン状態となり、ビット線BLの電流を、フューズ素子21から接地電圧に設定された切断用電源EFVの端子へ流す。フューズ素子21の配線が切断されている場合、ビット線BLの電流はフューズ素子21を介して接地電圧に設定された切断用電源EFVの端子へ流れることはないので、ビット線BLの電圧はaVから変化しない。一方、フューズ素子21の配線が切断されていない(未切断)場合、ビット線BLの電流はフューズ素子21を介して接地電圧に設定された切断用電源EFVの端子へ流れるので、ビット線BLの電圧はaVから0Vへと変化する。 Thereafter, the selection signal input to the selection line CSL (read) becomes “1” (the selection line CSL (read) is active), and the selection signal input to the word line WL is “1” (the word line WL is active). As a result, the
次に、センスアンプSAを駆動させる信号“1”がセンスアンプSAに入力されると、センスアンプSAは、ビット線BLの電圧を増幅し、増幅した電圧が所定のレベル以上か否かを判定する。センスアンプSAは、増幅した電圧が所定のレベル以上の場合、フューズ素子21の配線が切断されていると判定して、“1”のデータをデータOUTとして読出す。一方、センスアンプSAは、増幅した電圧が所定のレベル未満の場合、フューズ素子21の配線が切断されていない(未切断)と判定して、“0”のデータをデータOUTとして読出す。 Next, when a signal “1” for driving the sense amplifier SA is input to the sense amplifier SA, the sense amplifier SA amplifies the voltage of the bit line BL and determines whether the amplified voltage is equal to or higher than a predetermined level. To do. When the amplified voltage is equal to or higher than a predetermined level, the sense amplifier SA determines that the wiring of the
以上のように、本発明の実施の形態2に係る不揮発性メモリ11は、NMOSトランジスタ23のゲート電極に接続するAND回路41をさらに備え、データを読出すとき、AND回路41は、AND回路41に接続するワード線WLおよび選択線CSL(read)の活性状態に応じて、NMOSトランジスタ23をオン状態にすることで、ビット線BLの電流を、フューズ素子21から接地電圧に設定された切断用電源EFVの端子へ流す。そのため、不揮発性メモリ11は、ワード線WLおよび選択線CSL(read)に入力する選択信号がともに“1”となるメモリセル40に対してのみ、ビット線BLの電流を、フューズ素子21から接地電圧に設定された切断用電源EFVの端子へ流すことができ、不揮発性メモリ11全体で消費する電流を削減することができる。 As described above, the
つまり、不揮発性メモリ11は、データを読出す一つのメモリセル40に対して、ビット線BLの電流を、フューズ素子21から接地電圧に設定された切断用電源EFVの端子へ流し、データを読出さない他のメモリセル40に対して、無駄なビット線BLの電流を流さないので、不揮発性メモリ11全体で消費する電流を削減することができる。なお、不揮発性メモリ11は、ワード線WLおよび選択線CSL(read)に入力する選択信号がともに“1”となる単位を、一つのメモリセル40に限定するものではなく、複数のメモリセル40としてもよい。 In other words, the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1,7,101 フューズアレイ、2,102 行デコーダ、3,103 列デコーダ、4,104 制御回路、5,105 参照値生成回路、10,11,100 不揮発性メモリ、20,40,200 メモリセル、21,201 フューズ素子、22,23 NMOSトランジスタ、24,41 AND回路、30 判定回路、31,301 スイッチング素子、202 トランジスタ、300 選択回路、302 レベル変換回路、303 増幅器。 1,7,101 fuse array, 2,102 row decoder, 3,103 column decoder, 4,104 control circuit, 5,105 reference value generation circuit, 10, 11,100 non-volatile memory, 20, 40,200
Claims (7)
電源電圧と接地電圧とを切替えることが可能な電源端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子と、
前記フューズ素子の他端に一方の電流電極を接続し、前記電源端子から前記フューズ素子へ流す電流を制御する第1トランジスタと、
前記第1トランジスタに対して並列に、前記フューズ素子の他端に一方の電流電極を接続し、前記フューズ素子から前記電源端子へ流す電流を制御する第2トランジスタと、
前記第1トランジスタの制御電極に接続する第1論理回路と
を備え、
データを書込むとき、前記第1論理回路は、前記第1論理回路に接続する第1ワード線および第1選択線の活性状態に応じて、前記第1トランジスタをオン状態にすることで、電源電圧の前記電源端子から前記フューズ素子へ電流を流して前記フューズ素子の配線を切断し、
データを読出すとき、前記第2トランジスタは、前記第2トランジスタの制御電極に接続する第2ワード線の活性状態に応じて、オン状態となり、前記第2トランジスタの他方の電流電極に接続するビット線の電流を、前記フューズ素子から接地電圧の前記電源端子へ流す、半導体装置。A semiconductor device for storing data in an irreversible and nonvolatile manner,
A fuse element for connecting one end to a power supply terminal capable of switching between a power supply voltage and a ground voltage, and storing data according to a conductive state of the wiring;
A first transistor that connects one current electrode to the other end of the fuse element and controls a current flowing from the power supply terminal to the fuse element;
In parallel with the first transistor, one current electrode is connected to the other end of the fuse element, and a second transistor for controlling a current flowing from the fuse element to the power supply terminal;
A first logic circuit connected to the control electrode of the first transistor;
When writing data, the first logic circuit turns on the first transistor in accordance with the active state of the first word line and the first selection line connected to the first logic circuit, thereby supplying power. A current is passed from the power supply terminal of the voltage to the fuse element to cut the wiring of the fuse element;
When reading data, the second transistor is turned on according to the active state of the second word line connected to the control electrode of the second transistor, and is connected to the other current electrode of the second transistor. A semiconductor device in which a current of a line is supplied from the fuse element to the power supply terminal of a ground voltage.
前記メモリセルは、
電源電圧と接地電圧とを切替えることが可能な電源端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子と、
前記フューズ素子の他端に一方の電流電極を接続し、前記電源端子から前記フューズ素子へ流す電流を制御する第1トランジスタと、
前記第1トランジスタに対して並列に、前記フューズ素子の他端に一方の電流電極を接続し、前記フューズ素子から前記電源端子へ流す電流を制御する第2トランジスタと、
前記第1トランジスタの制御電極に接続する第1論理回路と
を備え、
データを書込むとき、前記第1論理回路は、前記第1論理回路に接続する第1ワード線および第1選択線の活性状態に応じて、前記第1トランジスタをオン状態にすることで、電源電圧の前記電源端子から前記フューズ素子へ電流を流して前記フューズ素子の配線を切断し、
データを読出すとき、前記第2トランジスタは、前記第2トランジスタの制御電極に接続する第2ワード線の活性状態に応じて、オン状態となり、前記第2トランジスタの他方の電流電極に接続するビット線の電流を、前記フューズ素子から接地電圧の前記電源端子へ流す、半導体装置。A semiconductor device in which a plurality of memory cells that store data in an irreversible and nonvolatile manner are arranged in a matrix,
The memory cell is
A fuse element for connecting one end to a power supply terminal capable of switching between a power supply voltage and a ground voltage, and storing data according to a conductive state of the wiring;
A first transistor that connects one current electrode to the other end of the fuse element and controls a current flowing from the power supply terminal to the fuse element;
In parallel with the first transistor, one current electrode is connected to the other end of the fuse element, and a second transistor for controlling a current flowing from the fuse element to the power supply terminal;
A first logic circuit connected to the control electrode of the first transistor;
When writing data, the first logic circuit turns on the first transistor in accordance with the active state of the first word line and the first selection line connected to the first logic circuit, thereby supplying power. A current is passed from the power supply terminal of the voltage to the fuse element to cut the wiring of the fuse element;
When reading data, the second transistor is turned on according to the active state of the second word line connected to the control electrode of the second transistor, and is connected to the other current electrode of the second transistor. A semiconductor device in which a current of a line is supplied from the fuse element to the power supply terminal of a ground voltage.
データを読出すとき、前記第2論理回路は、前記第2論理回路に接続する前記第2ワード線および第2選択線の活性状態に応じて、前記第2トランジスタをオン状態にすることで、前記ビット線の電流を、前記フューズ素子から接地電圧の前記電源端子へ流す、請求項1または2に記載の半導体装置。A second logic circuit connected to the control electrode of the second transistor;
When reading data, the second logic circuit turns on the second transistor in accordance with the active state of the second word line and the second selection line connected to the second logic circuit, The semiconductor device according to claim 1, wherein a current of the bit line is caused to flow from the fuse element to the power supply terminal of a ground voltage.
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