JPWO2010116819A1 - Manufacturing method of electronic parts - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000004020 conductor Substances 0.000 claims abstract description 146
- 239000012212 insulator Substances 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 42
- 238000000206 photolithography Methods 0.000 claims description 21
- 238000010304 firing Methods 0.000 claims description 7
- 238000010030 laminating Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 239000000919 ceramic Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000003973 paint Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
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Abstract
積層体から外部電極が剥がれることを抑制できる電子部品の製造方法を提供する。絶縁体層(20,22a〜22f)とコイル導体(24)とを積層する。y軸方向に延在する複数の開口(O9,O10)が設けられている絶縁体層(22g)を、絶縁体層(22f)上に形成する。y軸方向に延在する複数の開口(O11,O12)が設けられている絶縁体層(22h)を、絶縁体層(22g)上に形成する。開口(O9〜O12)に対して導電材料を充填して、外部電極(14)となる導体層(15,16)を、コイル導体(24)と電気的に接続するように形成する。絶縁体層(20,22a〜22h)及び導体層(15,16)を焼成する。Provided is a method for manufacturing an electronic component capable of suppressing the peeling of an external electrode from a laminate. An insulator layer (20, 22a-22f) and a coil conductor (24) are laminated. An insulator layer (22g) provided with a plurality of openings (O9, O10) extending in the y-axis direction is formed on the insulator layer (22f). An insulator layer (22h) provided with a plurality of openings (O11, O12) extending in the y-axis direction is formed on the insulator layer (22g). The openings (O9 to O12) are filled with a conductive material, and the conductor layers (15, 16) to be the external electrodes (14) are formed so as to be electrically connected to the coil conductor (24). The insulator layers (20, 22a to 22h) and the conductor layers (15, 16) are fired.
Description
本発明は、電子部品の製造方法に関し、より特定的には、絶縁体層が積層されてなる積層体を備えた電子部品の製造方法に関する。 The present invention relates to a method for manufacturing an electronic component, and more particularly, to a method for manufacturing an electronic component including a laminate in which insulator layers are stacked.
従来の電子部品の製造方法として、例えば、特許文献1に記載の表面実装型電子部品の製造方法が知られている。以下に、該表面実装型電子部品の製造方法について図面を参照しながら説明する。図12は、特許文献1に記載の表面実装型電子部品501の製造工程を示した斜視図である。
As a conventional method for manufacturing an electronic component, for example, a method for manufacturing a surface-mounted electronic component described in
まず、内部にコイルが内蔵されたマザー積層体510を作製する。具体的には、セラミックシートと導体層とを積層することにより平板状のマザー積層体510を作製する。そして、該マザー積層体510を焼成する。
First, a
次に、図12(a)に示すように、マザー積層体510に所定の方向に延在するU字形状の溝部511を形成する。
Next, as illustrated in FIG. 12A, a
次に、図12(b)に示すように、溝部511とその周囲に、外部電極506を形成する。例えば、溝部511及びその周囲に、導電性ペーストの塗布・焼付けを行う。次に、図12(c)に示すように、マザー積層体510をカットして、複数の表面実装型電子部品501を得る。以上のような表面実装型電子部品501の製造方法によれば、はんだ付け性の検査が簡単で基板上面の絶縁性に支障をきたすことのない表面実装型電子部品501を得ることができる。
Next, as shown in FIG. 12B,
ところで、表面実装型電子部品501の製造方法では、外部電極506は、マザー積層体510の焼成後に、マザー積層体510に形成される。そのため、マザー積層体510の焼成時において、外部電極506の収縮挙動とマザー積層体510の収縮挙動とが異なってしまい、外部電極506とマザー積層体510との間に不要な応力が発生してしまう。その結果、表面実装型電子部品501の製造方法では、外部電極506がマザー積層体510に対して十分に密着しないおそれがある。
By the way, in the method for manufacturing the surface mount
そこで、本発明の目的は、積層体から外部電極が剥がれることを抑制できる電子部品の製造方法を提供することである。 Then, the objective of this invention is providing the manufacturing method of the electronic component which can suppress that an external electrode peels from a laminated body.
本発明の一形態に係る電子部品の製造方法は、複数の第1の絶縁体層と複数の第1の導体層とを積層する工程と、所定の方向に延在する複数の第1の溝が設けられている第2の絶縁体層を、前記第1の絶縁体層上に形成する工程と、前記第1の溝の内周面、及び、前記第2の絶縁体層上において該第1の溝に隣接する領域に対して、外部電極となる第2の導体層を前記第1の導体層と電気的に接続するように形成する工程と、前記第1の絶縁体層、前記第2の絶縁体層、前記第1の導体層及び前記第2の導体層を焼成する工程と、を備えていること、を特徴とする。 An electronic component manufacturing method according to an aspect of the present invention includes a step of laminating a plurality of first insulator layers and a plurality of first conductor layers, and a plurality of first grooves extending in a predetermined direction. Forming a second insulator layer provided on the first insulator layer, an inner peripheral surface of the first groove, and the second insulator layer on the second insulator layer. Forming a second conductor layer serving as an external electrode so as to be electrically connected to the first conductor layer with respect to a region adjacent to the first groove; the first insulator layer; And a step of firing the first conductor layer and the second conductor layer.
本発明によれば、積層体から外部電極が剥がれることを抑制できる。 According to this invention, it can suppress that an external electrode peels from a laminated body.
以下に、本発明の実施形態に係る電子部品の製造方法について図面を参照しながら説明する。 Below, the manufacturing method of the electronic component which concerns on embodiment of this invention is demonstrated, referring drawings.
(電子部品の構成)
以下に、本発明の一実施形態に係る製造方法において作製される電子部品の構成について図面を参照しながら説明する。図1は、本発明の一実施形態に係る電子部品10aの透視図である。本実施形態において、電子部品10aの形成時に、絶縁体層が積層されていく方向を積層方向の上方向と定義する。電子部品10aでは、図1の上側から下側へと絶縁体層が積層されるので、積層方向の上方向は、図1の下方向である。そして、積層方向をz軸方向と定義する。また、電子部品10aの長辺に沿った方向をx軸方向とし、電子部品10aの短辺に沿った方向をy軸方向とする。(Configuration of electronic parts)
Below, the structure of the electronic component produced in the manufacturing method which concerns on one Embodiment of this invention is demonstrated, referring drawings. FIG. 1 is a perspective view of an electronic component 10a according to an embodiment of the present invention. In the present embodiment, the direction in which the insulator layers are stacked when the electronic component 10a is formed is defined as the upward direction in the stacking direction. In the electronic component 10a, since the insulator layers are stacked from the upper side to the lower side in FIG. 1, the upward direction in the stacking direction is the downward direction in FIG. The stacking direction is defined as the z-axis direction. In addition, a direction along the long side of the electronic component 10a is defined as an x-axis direction, and a direction along the short side of the electronic component 10a is defined as a y-axis direction.
電子部品10aは、図1に示すように、積層体12及び外部電極14(14a,14b)を備えている。積層体12は、絶縁体層と導体層とが積層されて構成されており、長方形状をなしている。また、積層体12は、コイルLを内蔵している。図1において、コイルLは、模式図であり、実際の形状とは異なっている。
As shown in FIG. 1, the electronic component 10a includes a
外部電極14aは、積層体12のz軸方向の正方向側の面に設けられ、導体層15a,16aにより構成されていると共に、導体層17aに接続されている。導体層15aは、積層体12のz軸方向の正方向側の面において、x軸方向の負方向側の短辺に沿って延在している。導体層16aは、積層体12のx軸方向の負方向側の側面において、z軸方向の正方向側の辺に沿って延在している。また、導体層17aは、積層体12内において、導体層15aから所定距離だけz軸方向の負方向側に離れた位置において、y軸方向に延在している。導体層15aと導体層16aとは接続されており、導体層16aと導体層17aとは接続されている。よって、外部電極14a及び導体層17aは、y軸方向から平面視したときに、コ字形をなしている。
The
外部電極14bは、積層体12のz軸方向の正方向側の面に設けられ、導体層15b,16bにより構成されていると共に、導体層17bに接続されている。導体層15bは、積層体12のz軸方向の正方向側の面において、x軸方向の正方向側の短辺に沿って延在している。導体層16bは、積層体12のx軸方向の正方向側の側面において、z軸方向の正方向側の辺に沿って延在している。また、導体層17bは、積層体12内において、導体層15bから所定距離だけz軸方向の負方向側に離れた位置において、y軸方向に延在している。導体層15bと導体層16bとは接続されており、導体層16bと導体層17bとは接続されている。よって、外部電極14b及び導体層17bは、y軸方向から平面視したときに、コ字形をなしている。
The
コイルLは、図1に示すように、z軸方向に延在するコイル軸を有しており、外部電極14a,14b間に接続されている。なお、コイルLは、実際には、後述するコイル導体及びビアホール導体により構成されている。
As shown in FIG. 1, the coil L has a coil axis extending in the z-axis direction and is connected between the
また、積層体12のz軸方向の負方向側の面には、方向認識マーク60が設けられている。該方向認識マーク60は、電子部品10aの実装時に、該電子部品10aの方向を確認するための印である。
A
(電子部品の製造方法)
以下に、本発明の一実施形態に係る電子部品10aの製造方法について図面を参照しながら説明する。図2ないし図8は、電子部品10aの製造過程における上視図及び断面構造図である。図2ないし図8の断面構造図では、図2ないし図8の上方向がz軸方向の正方向である。図2ないし図8には、複数の電子部品10aの製造工程について示してある。また、図2ないし図8の上視図における点線は、複数の電子部品10aにカットされる際のカット線L1〜L4である。カット線L1,L2は、y軸方向に延在しており、カット線L3,L4は、x軸方向に延在している。そして、カット線L1は、カット線L2よりもx軸方向の負方向側に位置し、カット線L3は、カット線L4よりもy軸方向の負方向側に位置している。(Method for manufacturing electronic parts)
Below, the manufacturing method of the electronic component 10a which concerns on one Embodiment of this invention is demonstrated, referring drawings. 2 to 8 are a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component 10a. 2 to 8, the upper direction of FIGS. 2 to 8 is the positive direction of the z-axis direction. 2 to 8 show the manufacturing process of the plurality of electronic components 10a. 2 to 8 are cut lines L1 to L4 when cut into a plurality of electronic components 10a. The cut lines L1 and L2 extend in the y-axis direction, and the cut lines L3 and L4 extend in the x-axis direction. The cut line L1 is located on the negative direction side in the x-axis direction from the cut line L2, and the cut line L3 is located on the negative direction side in the y-axis direction from the cut line L4.
まず、図2(a)に示すように、青色の塗料が混合されたガラスを主成分とするセラミックの絶縁性ペーストを塗布して、絶縁体層120を形成する。該絶縁体層120は、積層体12のz軸方向の負方向側の面の複数個分に相当する面積を有しており、欠陥や空白部分等が存在しない層である。
First, as shown in FIG. 2A, an insulating
次に、図2(b)に示すように、絶縁体層120において、z軸方向から平面視したときに、図1に示す円形の方向認識マーク60が形成される領域と重なる領域にレジスト膜50aを形成する。更に、図2(c)に示すように、該レジスト膜50aをマスクとして、光を照射(露光)する。これにより、絶縁体層120において、レジスト膜50aが設けられた領域以外の領域は、光により硬化する。この後、レジスト膜50aを除去すると共に、現像を行うことにより、図3(a)に示すように、レジスト膜50aが設けられた領域の絶縁体層120を除去する。以上のような図2(a)から図3(a)に示したフォトリソグラフィ工程により、開口O1が設けられた絶縁体層20が形成される。
Next, as shown in FIG. 2B, in the
次に、図3(b)に示すように、絶縁体層20上に、ガラスを主成分とするセラミックの絶縁性ペーストを塗布して、絶縁体層22aを形成する。この際、開口O1には、絶縁性ペーストが充填される。絶縁体層22aの形成に用いる絶縁性ペーストには、青色の塗料が混合されていない。そのため、絶縁体層20には、図1に示す方向認識マーク60が形成される。
Next, as shown in FIG. 3B, an insulating
次に、図3(c)に示すように、絶縁体層22a上に、Agを主成分とする導電性ペーストを塗布して、導体層124aを形成する。該導体層124aは、積層体12のz軸方向の負方向側の面の複数個分に相当する面積を有しており、欠陥や空白部分等が存在しない層である。
Next, as shown in FIG. 3C, a conductive paste containing Ag as a main component is applied on the
次に、図4(a)に示すように、導体層124aにおいて、z軸方向から平面視したときに、図4(c)のコイル導体24aが形成される領域と重なる領域に開口O2が設けられているレジスト膜50bを形成する。更に、図4(b)に示すように、該レジスト膜50bをマスクとして、光を照射(露光)する。これにより、導体層124aにおいて、レジスト膜50bが設けられた領域以外の領域(すなわち、開口O2と重なる領域)は、光により硬化する。この後、レジスト膜50bを除去すると共に、現像を行うことにより、図4(c)に示すように、レジスト膜50bが設けられた領域の導体層124aを除去する。以上のような図3(c)から図4(c)に示したフォトリソグラフィ工程により、絶縁体層22a上にコイル導体24aが形成される。
Next, as shown in FIG. 4A, in the conductor layer 124a, an opening O2 is provided in a region overlapping the region where the
次に、図5(a)に示すように、フォトリソグラフィ工程により、絶縁体層22a及びコイル導体24a上に、開口O3,O4が設けられた絶縁体層22bを形成する。開口O3,O4は、コイル導体24aの両端に位置しており、後述する工程において、導電性ペーストが充填されることにより、図5(b)に示すビアホール導体b1,B1となる。なお、図5(a)におけるフォトリソグラフィ工程は、図2(a)から図3(a)において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。
Next, as shown in FIG. 5A, an
次に、図5(b)に示すように、フォトリソグラフィ工程により、絶縁体層22b上に、コイル導体24bを形成すると共に、絶縁体層22bの開口O3,O4にビアホール導体b1,B1を形成する。これにより、ビアホール導体b1を介してコイル導体24a,24bが接続される。なお、図5(b)におけるフォトリソグラフィ工程は、図3(c)から図4(c)において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。
Next, as shown in FIG. 5B, the
次に、図5(c)に示すように、フォトリソグラフィ工程により、絶縁体層22b及びコイル導体24b上に、開口O5,O6が設けられた絶縁体層22cを形成する。開口O5は、コイル導体24bの一端に位置しており、後述する工程において、導電性ペーストが充填されることにより、図6(a)に示すビアホール導体b2となる。また、開口O6は、z軸方向から平面視したときにビアホール導体B1と重なるように設けられ、後述する工程において、導電性ペーストが充填されることにより、図6(a)に示すビアホール導体B2となる。なお、図5(c)におけるフォトリソグラフィ工程は、図2(a)から図3(a)において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。
Next, as shown in FIG. 5C, an
次に、図6(a)に示すように、フォトリソグラフィ工程により、絶縁体層22c上に、コイル導体24cを形成すると共に、絶縁体層22bの開口O5,O6にビアホール導体b2,B2を形成する。これにより、ビアホール導体b2を介してコイル導体24b,24cが接続される。なお、図6(a)におけるフォトリソグラフィ工程は、図3(c)から図4(c)において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。この後、図5(a)から図6(a)に示した工程を繰り返すことにより、絶縁体層22d,22e、コイル導体24d〜24e及びビアホール導体b3,b4,B3,B4を形成する。なお、コイル導体24c,24eは、図6(a)に示す形状を有し、1ターンのターン数を有している。また、コイル導体24b,24dは、図5(b)に示す形状を有し、1ターンのターン数を有している。すなわち、コイルLでは、z軸方向に2種類の形状のコイル導体24が交互に並んでいる。
Next, as shown in FIG. 6A, the
次に、図6(b)に示すように、フォトリソグラフィ工程により、絶縁体層22e及びコイル導体24e上に、開口O7,O8が設けられた絶縁体層22fを形成する。図6(b)に示す工程は、図5(a)に示す工程と同じであるので、これ以上の詳細な説明を省略する。
Next, as shown in FIG. 6B, an
次に、図6(c)に示すように、フォトリソグラフィ工程により、絶縁体層22f上に、コイル導体24f及び導体層17a,17bを形成すると共に、絶縁体層22fの開口O7,O8にビアホール導体b5,B5を形成する。より詳細には、カット線L1に沿ってy軸方向に延在する導体層17aを形成すると共に、カット線L2に沿ってy軸方向に延在する導体層17bを形成する。なお、図6(c)では、複数の電子部品10aが同時に形成されているので、導体層17aのx軸方向の負方向側にも、導体層17aを形成する。同様に、導体層17bのx軸方向の正方向側にも、導体層17bを形成する。なお、図6に示すように、2つ並んでいる導体層17a,17bは、z軸方向から平面視したときに、x軸方向に幅W1を有している。
Next, as shown in FIG. 6C, a
また、コイル導体24fの一端は、導体層17aに接続されている。一方、ビアホール導体B5は、導体層17bに接続されている。これにより、導体層17bは、ビアホール導体B1〜B5(ビアホール導体B3,B4については図示せず)を介してコイル導体24aに接続されている。よって、コイルLは、導体層17a,17b間に接続されている。以上のように、図2(a)〜図6(b)に示す工程にて、絶縁体層と導体層とを積層することにより、絶縁体層20,22a〜22f、コイル導体24a〜24e及びビアホール導体b1〜b4,B1〜B4を形成する。
One end of the
次に、図7(a)に示すように、フォトリソグラフィ工程により、絶縁体層22g、コイル導体24f及び導体層17a,17b上に、開口O9,O10が設けられた絶縁体層22gを形成する。開口O9は、z軸方向から平面視したときに、カット線L1及び導体層17aと重なるように、y軸方向に延在している溝である。そして、開口O9は、2つの導体層17aの幅W1よりも狭い幅W2を有している。また、開口O10は、z軸方向から平面視したときに、カット線L2及び導体層17bと重なるように、y軸方向に延在している溝である。そして、開口O10は、2つの導体層17bの幅W1よりも狭い幅W2を有している。なお、開口O9,O10はそれぞれ、導体層17a,17bからはみ出さないように重なっている。
Next, as shown in FIG. 7A, an
次に、図7(b)に示すように、フォトリソグラフィ工程により、絶縁体層22g上に、開口O11,O12が設けられた絶縁体層22hを形成する。開口O11は、z軸方向から平面視したときに、カット線L1及び開口O9と重なるように、y軸方向に延在している溝である。そして、開口O11は、導体層17aの幅W1及び開口O9の幅W2よりも広い幅W3を有している。また、開口O12は、z軸方向から平面視したときに、カット線L2及び開口O10と重なるように、y軸方向に延在している溝である。そして、開口O12は、導体層17bの幅W1及び開口O10の幅W2よりも広い幅W3を有している。なお、導体層17a,17b及び開口O9,O10はそれぞれ、開口O11,O12からはみ出さないように重なっている。
Next, as shown in FIG. 7B, an
次に、図7(c)に示すように、開口O9,O10の内周面、及び、z軸方向から平面視したときに、絶縁体層22g上において開口O9,O10に隣接する領域に対して、外部電極14a,14bとなる導体層15a,15b,16a,16bを、コイル導体24と電気的に接続するように形成する。具体的には、フォトリソグラフィ工程により、開口O9〜O12に対して、導電材料を充填する。これにより、開口O9,O10にはそれぞれ、導体層16a,16bが形成され、開口O11,O12にはそれぞれ、導体層15a,15bが形成される。なお、z軸方向から平面視したときに、絶縁体層22g上において開口O9,O10に隣接する領域とは、図7(b)において、z軸方向から平面視したときに、開口O11,O12において、開口O9,O10と重なっていない領域である。以上の工程を経て、絶縁体層20,22a〜22hからなる未焼成のマザー積層体112を得る。
Next, as shown in FIG. 7C, the inner peripheral surfaces of the openings O9 and O10 and the region adjacent to the openings O9 and O10 on the
次に、マザー積層体112を、開口O9,O10に沿ってカットして、未焼成の複数の積層体12を得る。具体的には、マザー積層体112をカット線L1〜L4に沿ってカットする。これにより、図8に示す、未焼成の積層体12が得られる。
Next, the mother laminated
次に、未焼成の複数の積層体12を800℃以上の温度で焼成する。これにより、絶縁体層20,22a〜22h、コイル導体24a〜24f、ビアホール導体b1〜b5,B1〜B5及び導体層15a,15b,16a,16b,17a,17bが同時に焼成される。
Next, the plurality of unfired
以上の工程により、焼成された積層体12が得られる。次に、積層体12にバレル加工をして、面取りを行う。最後に、導体層15a,15b,16a,16bの表面に、Niめっき/Snめっきを施すことにより、外部電極14a,14bを形成する。以上の工程を経て、図1に示すような電子部品10aが完成する。
The fired laminated
(効果)
以上のような電子部品10aの製造方法によれば、以下に説明するように外部電極14が積層体12から剥離することを抑制できる。より詳細には、従来の表面実装型電子部品501(図12参照)の製造方法では、外部電極506は、マザー積層体510の焼成後に、マザー積層体510に形成される。そのため、表面実装型電子部品501の製造方法では、外部電極506がマザー積層体510に対して十分に密着しないおそれがある。(effect)
According to the manufacturing method of the electronic component 10a as described above, the
そこで、電子部品10aの製造方法では、積層体12及び外部電極14を同時に焼成している。これにより、積層体12及び外部電極14の焼成時において、積層体12の収縮挙動と外部電極14の収縮挙動とをそろえることができ、積層体12と外部電極14との間に不要な応力が発生することを抑制できる。そのため、電子部品10aでは、表面実装型電子部品501に比べて、外部電極14が積層体12に対して強固に密着するようになる。その結果、電子部品10aの製造方法によれば、外部電極14が積層体12から剥離することが抑制されるようになる。
Therefore, in the manufacturing method of the electronic component 10a, the laminate 12 and the
また、電子部品10aの製造方法によれば、以下の理由によっても、外部電極14が積層体12から剥離することを抑制できる。より詳細には、電子部品10aでは、外部電極14と接続されている導体層17は、積層体12内に設けられている。そのため、導体層17と積層体12との間には、アンカー効果が発生する。その結果、電子部品10aの製造方法によれば、外部電極14が積層体12から剥離することが抑制されるようになる。
Moreover, according to the manufacturing method of the electronic component 10a, it can suppress that the
また、電子部品10aの製造方法によれば、以下に説明するように、外部電極14とコイルLとの間に発生する浮遊容量を低減することができる。より詳細には、外部電極14は、積層体12のz軸方向の正方向側の面の一部及び積層体12のx軸方向の両端に位置する側面の一部にのみ設けられている。したがって、電子部品10aでは、例えば、外部電極14が積層体12のx軸方向の両端に位置する側面全面に設けられている場合に比べて、外部電極14とコイルLとが対向する面積が小さくなる。その結果、電子部品10aでは、外部電極14とコイルLとの間に発生する浮遊容量を低減することができる。
Moreover, according to the manufacturing method of the electronic component 10a, the stray capacitance generated between the
(変形例)
以下に、変形例に係る電子部品10bの製造方法について図面を参照しながら説明する。図9は、変形例に係る電子部品10bの透視図である。電子部品10aと電子部品10bとの相違点は、電子部品10aでは導体層15a,15bが積層体12に埋め込まれているのに対して、電子部品10bでは導体層15a,15bが積層体12のz軸方向の正方向側の面上に形成されている点である。(Modification)
Below, the manufacturing method of the
以下に、図面を参照しながら電子部品10bの製造方法について説明する。図10は、電子部品10bの製造過程における上視図及び断面構造図である。なお、電子部品10bの製造工程において絶縁体層22gを形成する工程(図10(a)参照)までは、電子部品10aの製造工程において絶縁体層22gを形成する工程(図7(a)参照)と同じである。
Below, the manufacturing method of the
次に、図10(b)に示すように、開口O9,O10の内周面、及び、z軸方向から平面視したときに、絶縁体層22g上において開口O9,O10に隣接する領域に対して、外部電極14a,14bとなる導体層15a,15b,16a,16bを形成する。具体的には、フォトリソグラフィ工程により、開口O9,O10に対して、導電材料を充填して導体層15a,15bを形成すると共に、z軸方向から平面視したときに、カット線L1,L2をx軸方向の中心とする幅W3の導体層16a,16bを形成する。これにより、絶縁体層20,22a〜22gからなる未焼成のマザー積層体112が得られる。
Next, as shown in FIG. 10B, the inner peripheral surfaces of the openings O9 and O10 and the region adjacent to the openings O9 and O10 on the
次に、マザー積層体112を、開口O9,O10に沿ってカットして、未焼成の複数の積層体12を得る。具体的には、マザー積層体112をカット線L1〜L4に沿ってカットして、複数の未焼成の積層体12を得る。更に、複数の未焼成の積層体12を800℃以上の温度で焼成する。これにより、絶縁体層20,22a〜22g、コイル導体24a〜24f、ビアホール導体b1〜b5,B1〜B5及び導体層15a,15b,16a,16b,17a,17bが同時に焼成される。この後に行われる工程は、電子部品10aにおいて行われる工程と同じであるので説明を省略する。
Next, the mother laminated
図11は、その他の変形例に係る電子部品10cの透視図である。図11に示すように、外部電極14は、導体層16(16'a,16'b),17(17'a,17'b)を更に含んでいてもよい。導体層16'は、積層体12の側面において、導体層16のz軸方向の負方向側に設けられている。また、導体層17'は、積層体12内において、導体層17から所定距離だけz軸方向の負方向側に離れた位置において、y軸方向に延在している。そして、導体層16と導体層16'とは接続されており、導体層16'と導体層17'とは接続されている。このような電子部品10cによれば、外部電極14が積層体12から剥離することをより効果的に低減できる。
FIG. 11 is a perspective view of an
なお、積層体12に内蔵される回路素子は、コイルLに限らない。よって、積層体12には、コンデンサやフィルタ等の素子が内蔵されていてもよい。
The circuit element built in the laminate 12 is not limited to the coil L. Therefore, the
また、導体層17は、必ずしも設けられていなくてもよい。
Moreover, the
また、レジスト膜50a,50bを介して露光する代わりに、フォトマスクを介して露光するようにしてもよい。
Further, instead of exposure through the resist
本発明は、電子部品の製造方法に有用であり、特に、積層体から外部電極が剥がれることを抑制できる点において優れている。 INDUSTRIAL APPLICABILITY The present invention is useful for a method for manufacturing an electronic component, and is particularly excellent in that the external electrode can be prevented from peeling from the laminate.
B1〜B5,b1〜b5 ビアホール導体
L コイル
L1〜L4 カット線
O1〜O12 開口
10a〜10c 電子部品
12 積層体
14a,14b 外部電極
15a,15b,16a,16b,16'a,16'b,17a,17b,17'a,17'b,124a 導体層
20,22a〜22h,120 絶縁体層
24a〜24f コイル導体
50a,50b レジスト膜
60 方向認識マーク
112 マザー積層体B1-B5, b1-b5 Via-hole conductor L Coil L1-L4 Cut line O1-O12 Opening 10a-
Claims (6)
所定の方向に延在する複数の第1の溝が設けられている第2の絶縁体層を、前記第1の絶縁体層上に形成する工程と、
前記第1の溝の内周面、及び、前記第2の絶縁体層上において該第1の溝に隣接する領域に対して、外部電極となる第2の導体層を前記第1の導体層と電気的に接続するように形成する工程と、
前記第1の絶縁体層、前記第2の絶縁体層、前記第1の導体層及び前記第2の導体層を焼成する工程と、
を備えていること、
を特徴とする電子部品の製造方法。Laminating a plurality of first insulator layers and a plurality of first conductor layers;
Forming a second insulator layer provided with a plurality of first grooves extending in a predetermined direction on the first insulator layer;
A second conductor layer serving as an external electrode is formed on the inner peripheral surface of the first groove and a region adjacent to the first groove on the second insulator layer. Forming to be electrically connected to;
Firing the first insulator layer, the second insulator layer, the first conductor layer, and the second conductor layer;
Having
A method of manufacturing an electronic component characterized by the above.
更に備え、
前記第1の絶縁体層、前記第2の絶縁体層、前記第1の導体層及び前記第2の導体層を焼成する工程では、前記複数の積層体を焼成すること、
を特徴とする請求項1に記載の電子部品の製造方法。Cutting a mother laminate including the first insulator layer and the second insulator layer along the first groove to obtain a plurality of laminates;
In addition,
In the step of firing the first insulator layer, the second insulator layer, the first conductor layer, and the second conductor layer, firing the plurality of stacked bodies;
The manufacturing method of the electronic component of Claim 1 characterized by these.
前記所定の方向に延在する第3の導体層を前記第1の絶縁体層上に形成する工程を、
含み、
前記第2の絶縁体層を形成する工程では、積層方向から平面視したときに、前記第1の溝が、前記第3の導体層と重なり、かつ、該第3の導体層の幅よりも狭い幅を有するように、前記第1の絶縁体層及び該第3の導体層上に該第2の絶縁体層を形成すること、
を特徴とする請求項1又は請求項2のいずれかに記載の電子部品の製造方法。The step of laminating the plurality of first insulator layers and the plurality of first conductor layers includes:
Forming a third conductor layer extending in the predetermined direction on the first insulator layer;
Including
In the step of forming the second insulator layer, when viewed in plan from the stacking direction, the first groove overlaps the third conductor layer and is wider than the width of the third conductor layer. Forming the second insulator layer on the first insulator layer and the third conductor layer so as to have a narrow width;
The method for manufacturing an electronic component according to claim 1, wherein:
更に備え、
前記第2の導体層を形成する工程では、前記第1の溝及び前記第2の溝に対して、導電材料を充填すること、
を特徴とする請求項1に記載の電子部品の製造方法。A third insulator layer provided so that the second groove having a width wider than the first groove overlaps the first groove when viewed in plan from the stacking direction; Forming on the two insulator layers,
In addition,
Filling the first groove and the second groove with a conductive material in the step of forming the second conductor layer;
The manufacturing method of the electronic component of Claim 1 characterized by these.
更に備え、
前記第1の絶縁体層、前記第2の絶縁体層、前記第1の導体層、前記第2の導体層を焼成する工程では、前記複数の積層体を焼成すること、
を特徴とする請求項4に記載の電子部品の製造方法。Cutting a mother laminate including the first insulator layer, the second insulator layer, and the third insulator layer along the first groove to obtain a plurality of laminates;
In addition,
In the step of firing the first insulator layer, the second insulator layer, the first conductor layer, and the second conductor layer, firing the plurality of laminates;
The manufacturing method of the electronic component of Claim 4 characterized by these.
を特徴とする請求項1ないし請求項5のいずれかに記載の電子部品の製造方法。The second insulator layer provided with the first groove is formed by a photolithography process;
The method for manufacturing an electronic component according to claim 1, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011508278A JP5585576B2 (en) | 2009-04-07 | 2010-03-01 | Manufacturing method of electronic parts |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009092558 | 2009-04-07 | ||
JP2009092558 | 2009-04-07 | ||
PCT/JP2010/053241 WO2010116819A1 (en) | 2009-04-07 | 2010-03-01 | Manufacturing method for electronic components |
JP2011508278A JP5585576B2 (en) | 2009-04-07 | 2010-03-01 | Manufacturing method of electronic parts |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010116819A1 true JPWO2010116819A1 (en) | 2012-10-18 |
JP5585576B2 JP5585576B2 (en) | 2014-09-10 |
Family
ID=42936107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011508278A Active JP5585576B2 (en) | 2009-04-07 | 2010-03-01 | Manufacturing method of electronic parts |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5585576B2 (en) |
CN (1) | CN102369583B (en) |
WO (1) | WO2010116819A1 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5585740B1 (en) * | 2013-03-18 | 2014-09-10 | 株式会社村田製作所 | Multilayer inductor element and communication device |
JP6558302B2 (en) * | 2016-05-26 | 2019-08-14 | 株式会社村田製作所 | Electronic components |
JP7200499B2 (en) * | 2018-04-26 | 2023-01-10 | Tdk株式会社 | Laminated coil parts |
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Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2010
- 2010-03-01 WO PCT/JP2010/053241 patent/WO2010116819A1/en active Application Filing
- 2010-03-01 JP JP2011508278A patent/JP5585576B2/en active Active
- 2010-03-01 CN CN201080014395.0A patent/CN102369583B/en active Active
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Also Published As
Publication number | Publication date |
---|---|
JP5585576B2 (en) | 2014-09-10 |
CN102369583A (en) | 2012-03-07 |
WO2010116819A1 (en) | 2010-10-14 |
CN102369583B (en) | 2013-10-23 |
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