JPWO2010098100A1 - Transistor, transistor manufacturing method and manufacturing apparatus thereof - Google Patents
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Abstract
【課題】活性層の電気伝導度のばらつきを抑制することができるトランジスタ、トランジスタの製造方法及びその製造装置を提供する。【解決手段】本発明の一実施形態に係るトランジスタ1において、ゲート絶縁膜14は、第1の絶縁層14Aと第2の絶縁層14Bの積層構造を有する。活性層15側に位置する第2の絶縁層は、シリコン酸化物のスパッタ膜で構成されているため、CVD法で形成されたシリコン窒化膜からなる第1の絶縁層と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。【選択図】図1A transistor capable of suppressing variation in electric conductivity of an active layer, a method for manufacturing the transistor, and an apparatus for manufacturing the transistor are provided. In a transistor according to an embodiment of the present invention, a gate insulating film has a stacked structure of a first insulating layer and a second insulating layer. Since the second insulating layer located on the active layer 15 side is formed of a sputtered silicon oxide film, unlike the first insulating layer made of a silicon nitride film formed by the CVD method, hydrogen is contained in the film. Does not contain. Therefore, reduction of oxygen in the active layer by the hydrogen is avoided, and an increase in the off-current value between the source and the drain is prevented. As a result, it is possible to obtain a transistor having stable electrical characteristics while suppressing variations in the electrical conductivity of the active layer. [Selection] Figure 1
Description
本発明は、酸化物半導体からなる活性層を有するトランジスタ、トランジスタ製造方法及びその製造装置に関する。 The present invention relates to a transistor having an active layer made of an oxide semiconductor, a transistor manufacturing method, and a manufacturing apparatus thereof.
近年、アクティブマトリクス型の液晶ディスプレイが広く用いられている。アクティブマトリクス型液晶ディスプレイは、画素ごとにスイッチング素子として電界効果型の薄膜トランジスタ(TFT)を有している。 In recent years, active matrix liquid crystal displays have been widely used. An active matrix liquid crystal display has a field effect thin film transistor (TFT) as a switching element for each pixel.
薄膜トランジスタとしては、活性層がポリシリコンで構成されたポリシリコン型薄膜トランジスタ、活性層がアモルファスシリコンで構成されたアモルファスシリコン型薄膜トランジスタが知られている。 As the thin film transistor, a polysilicon thin film transistor whose active layer is made of polysilicon and an amorphous silicon thin film transistor whose active layer is made of amorphous silicon are known.
アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べて、活性層の作製が容易であるため、比較的大面積の基板に均一に成膜できるという利点がある。 An amorphous silicon thin film transistor has an advantage that it can be uniformly formed on a substrate having a relatively large area because an active layer can be easily produced compared to a polysilicon thin film transistor.
一方、アモルファスシリコンよりもキャリア(電子、ホール)の高移動度を実現できる活性層材料として、透明アモルファス酸化物薄膜の開発が進められている。例えば、特許文献1には、ホモロガス化合物InMO3(ZnO)m(M=In、Fe、Ga又はAl、m=1以上50未満の整数)を活性層として用いる電界効果型トランジスタが記載されている。また、特許文献2には、酸化物半導体からなるチャネルを有するトランジスタにおいて、ゲート誘電体の構成材料として、各種金属酸化物、シリコン酸化物、シリコン窒化物が適用可能であることが開示されている。On the other hand, a transparent amorphous oxide thin film is being developed as an active layer material capable of realizing higher carrier (electron, hole) mobility than amorphous silicon. For example, Patent Document 1 describes a field effect transistor using a homologous compound InMO 3 (ZnO) m (M = In, Fe, Ga or Al, m = 1 or more and an integer less than 50) as an active layer. . Patent Document 2 discloses that various metal oxides, silicon oxides, and silicon nitrides can be used as a constituent material of a gate dielectric in a transistor having a channel made of an oxide semiconductor. .
酸化物半導体からなる活性層の電気伝導性は、含有する酸素の量に影響される。したがって、ゲート絶縁膜の構成材料の種類及びその成膜方法によっては、活性層とゲート絶縁膜の界面反応に起因して、活性層の酸素濃度比に変動をもたらし、活性層の電気伝導性を変化させるおそれがある。例えば、ゲート絶縁膜としてCVD法で形成されたシリコン窒化膜を用いると、膜中の残存水素が原因で活性層中の酸素が還元される場合がある。この場合、活性層の電気伝導性が高まり、オフ電流特性(トランジスタのオフ状態におけるソース−ドレイン間の電流特性)が低下するという問題を発生させる。 The electrical conductivity of the active layer made of an oxide semiconductor is affected by the amount of oxygen contained. Therefore, depending on the type of constituent material of the gate insulating film and the film forming method, the oxygen concentration ratio of the active layer varies due to the interface reaction between the active layer and the gate insulating film, and the electrical conductivity of the active layer is reduced. May change. For example, when a silicon nitride film formed by a CVD method is used as the gate insulating film, oxygen in the active layer may be reduced due to residual hydrogen in the film. In this case, the electrical conductivity of the active layer is increased, which causes a problem that the off-current characteristics (current characteristics between the source and drain in the off state of the transistor) are deteriorated.
以上のような事情に鑑み、本発明の目的は、活性層の電気伝導度のばらつきを抑制することができるトランジスタ、トランジスタの製造方法及びその製造装置を提供することにある。 In view of the circumstances as described above, an object of the present invention is to provide a transistor, a method for manufacturing the transistor, and a manufacturing apparatus for the transistor that can suppress variation in electric conductivity of the active layer.
本発明の一形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、第1の絶縁層と、第2の絶縁層とを含む。上記第1の絶縁層は、上記ゲート電極と上記活性層との間に配置されたシリコン窒化膜からなる。上記第2の絶縁層は、上記第1の絶縁層と上記活性層との間に配置され、シリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。A transistor according to one embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, and a source electrode and a drain electrode.
The active layer is made of an oxide semiconductor.
The gate insulating film includes a first insulating layer and a second insulating layer. The first insulating layer is made of a silicon nitride film disposed between the gate electrode and the active layer. The second insulating layer is disposed between the first insulating layer and the active layer, and is made of a sputtered silicon oxide film.
The source electrode and the drain electrode are electrically connected to the active layer, respectively.
本発明の一形態に係るトランジスタの製造方法は、ゲート電極を形成することを含む。上記ゲート電極上には、シリコン窒化物からなる第1の絶縁層がCVD法によって形成される。上記第1の絶縁層上には、シリコン酸化物からなる第2の絶縁層がスパッタリング法によって形成される。上記第2の絶縁層上には、酸化物半導体からなる活性層が形成される。上記活性層上にはソース電極及びドレイン電極が形成される。 A method for manufacturing a transistor according to one embodiment of the present invention includes forming a gate electrode. A first insulating layer made of silicon nitride is formed on the gate electrode by a CVD method. A second insulating layer made of silicon oxide is formed on the first insulating layer by a sputtering method. An active layer made of an oxide semiconductor is formed on the second insulating layer. A source electrode and a drain electrode are formed on the active layer.
本発明の一形態に係るトランジスタの製造装置は、基材の上に、薄膜トランジスタを製造するための装置であって、CVD室と、第1のスパッタ室と、第2のスパッタ室と、搬送機構とを具備する。
上記CVD室は、上記基材の上に、シリコン窒化物からなる第1の絶縁層を成膜する。
上記第1のスパッタ室は、上記基材の上に、シリコン酸化物からなる第2の絶縁層を成膜する。
上記第2のスパッタ室は、上記基材の上に、酸化物半導体からなる活性層を成膜する。
上記搬送機構は、上記CVD室、上記第1のスパッタ室及び上記第2のスパッタ室の間で上記基材を真空雰囲気中で搬送可能である。A transistor manufacturing apparatus according to one embodiment of the present invention is an apparatus for manufacturing a thin film transistor on a substrate, and includes a CVD chamber, a first sputtering chamber, a second sputtering chamber, and a transport mechanism. It comprises.
The CVD chamber forms a first insulating layer made of silicon nitride on the base material.
The first sputtering chamber forms a second insulating layer made of silicon oxide on the base material.
In the second sputtering chamber, an active layer made of an oxide semiconductor is formed on the base material.
The transport mechanism can transport the base material in a vacuum atmosphere between the CVD chamber, the first sputter chamber, and the second sputter chamber.
本発明の他の形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、上記ゲート電極と上記活性層との間に配置されたシリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。A transistor according to another embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, and a source electrode and a drain electrode.
The active layer is made of an oxide semiconductor.
The gate insulating film is formed of a sputtered silicon oxide film disposed between the gate electrode and the active layer.
The source electrode and the drain electrode are electrically connected to the active layer, respectively.
本発明の一実施形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、第1の絶縁層と、第2の絶縁層とを含む。上記第1の絶縁層は、上記ゲート電極と上記活性層との間に配置されたシリコン窒化膜からなる。上記第2の絶縁層は、上記第1の絶縁層と上記活性層との間に配置され、シリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。A transistor according to an embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, and a source electrode and a drain electrode.
The active layer is made of an oxide semiconductor.
The gate insulating film includes a first insulating layer and a second insulating layer. The first insulating layer is made of a silicon nitride film disposed between the gate electrode and the active layer. The second insulating layer is disposed between the first insulating layer and the active layer, and is made of a sputtered silicon oxide film.
The source electrode and the drain electrode are electrically connected to the active layer, respectively.
上記トランジスタにおいて、ゲート絶縁膜は、第1の絶縁層と第2の絶縁層の積層構造を有する。活性層側に位置する第2の絶縁層は、シリコン酸化物のスパッタ膜で構成されているため、CVD法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。 In the above transistor, the gate insulating film has a stacked structure of a first insulating layer and a second insulating layer. Since the second insulating layer located on the active layer side is formed of a silicon oxide sputtered film, it does not contain hydrogen, unlike a silicon nitride film formed by the CVD method. Therefore, reduction of oxygen in the active layer by the hydrogen is avoided, and an increase in the off-current value between the source and the drain is prevented. As a result, it is possible to obtain a transistor having stable electrical characteristics while suppressing variations in the electrical conductivity of the active layer.
上記第1の絶縁層は、シリコン窒化物のCVD膜で構成される。
CVD法は、スパッタリング法に比べて、成膜レートが高い。これにより、ゲート絶縁膜全体をスパッタリング法で形成するよりも、生産性の向上を図ることができる。一方、当該シリコン窒化膜は、原料ガスに水素を含むシラン系ガスが用いられることで、膜中に水素を含有する。しかし、この第1の絶縁層と活性層との間に上記第2の絶縁層が介在するため、第1の絶縁層中の含有水素に起因する活性層の還元反応は効果的に阻止される。The first insulating layer is composed of a silicon nitride CVD film.
The CVD method has a higher film formation rate than the sputtering method. Thereby, productivity can be improved as compared with the case where the entire gate insulating film is formed by sputtering. On the other hand, the silicon nitride film contains hydrogen in the film by using a silane-based gas containing hydrogen as a source gas. However, since the second insulating layer is interposed between the first insulating layer and the active layer, the reduction reaction of the active layer due to the hydrogen contained in the first insulating layer is effectively prevented. .
上記第1の絶縁層の厚みは、上記第2の絶縁層の厚みよりも大きくてもよい。
CVD法は、スパッタリング法に比べて成膜レートが高いため、第1の絶縁層を第2の絶縁層よりも厚くすることで、生産性の向上を図ることができる。The thickness of the first insulating layer may be larger than the thickness of the second insulating layer.
Since the CVD method has a higher deposition rate than the sputtering method, productivity can be improved by making the first insulating layer thicker than the second insulating layer.
活性層を構成する酸化物半導体は、例えば、In、Ga、又はZnの酸化物系材料で構成することができる。
これにより、高移動度の薄膜トランジスタを得ることができる。In、Ga、又はZnの酸化物系材料としては、ZnO、ZnO2、GaO、Ga2O、Ga2O3、InO、In2O3、In−Zn−O系材料、Ga−Zn−O系材料、In−Ga−O系材料、In−Ga−Zn−O系材料等が含まれる。また、活性層を構成する酸化物半導体は、上記の例に限定されず、例えば、CdO等の他の酸化物半導体を用いることも可能である。The oxide semiconductor constituting the active layer can be made of, for example, an oxide material of In, Ga, or Zn.
Thereby, a thin film transistor with high mobility can be obtained. Examples of In, Ga, or Zn oxide-based materials include ZnO, ZnO 2 , GaO, Ga 2 O, Ga 2 O 3 , InO, In 2 O 3 , In—Zn—O-based materials, and Ga—Zn—O. Material, In—Ga—O material, In—Ga—Zn—O material, and the like are included. Moreover, the oxide semiconductor which comprises an active layer is not limited to said example, For example, other oxide semiconductors, such as CdO, can also be used.
本発明の他の実施形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極及びドレイン電極とを具備する。
上記活性層は、酸化物半導体からなる。
上記ゲート絶縁膜は、上記ゲート電極と上記活性層との間に配置されたシリコン酸化物のスパッタ膜からなる。
上記ソース電極及びドレイン電極は、上記活性層とそれぞれ電気的に接続される。A transistor according to another embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, and a source electrode and a drain electrode.
The active layer is made of an oxide semiconductor.
The gate insulating film is formed of a sputtered silicon oxide film disposed between the gate electrode and the active layer.
The source electrode and the drain electrode are electrically connected to the active layer, respectively.
上記トランジスタにおいて、ゲート絶縁膜は、シリコン酸化物のスパッタ膜で構成されているため、CVD法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。 In the above transistor, since the gate insulating film is formed of a sputtered silicon oxide film, unlike the silicon nitride film formed by the CVD method, the film does not contain hydrogen. Therefore, reduction of oxygen in the active layer by the hydrogen is avoided, and an increase in the off-current value between the source and the drain is prevented. As a result, it is possible to obtain a transistor having stable electrical characteristics while suppressing variations in the electrical conductivity of the active layer.
本発明の一実施形態に係るトランジスタの製造方法は、ゲート電極を形成することを含む。上記ゲート電極上には、シリコン窒化物からなる第1の絶縁層がCVD法によって形成される。上記第1の絶縁層上には、シリコン酸化物からなる第2の絶縁層がスパッタリング法によって形成される。上記第2の絶縁層上には、酸化物半導体からなる活性層が形成される。上記活性層上にはソース電極及びドレイン電極が形成される。 A method for manufacturing a transistor according to an embodiment of the present invention includes forming a gate electrode. A first insulating layer made of silicon nitride is formed on the gate electrode by a CVD method. A second insulating layer made of silicon oxide is formed on the first insulating layer by a sputtering method. An active layer made of an oxide semiconductor is formed on the second insulating layer. A source electrode and a drain electrode are formed on the active layer.
上記トランジスタの製造方法において、活性層側に位置する第2の絶縁層は、シリコン酸化物のスパッタ膜で形成されるため、CVD法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。これにより、信頼性の高いトランジスタを製造することが可能となる。
また、上記第1の絶縁層は、シリコン窒化物のCVD膜で形成されるため、ゲート絶縁膜全体をスパッタリング法で形成するよりも、生産性の向上を図ることができる。一方、当該シリコン窒化膜は、原料ガスに水素を含むシラン系ガスが用いられることで、膜中に水素を含有する。しかし、この第1の絶縁層と活性層との間に上記第2の絶縁層が介在するため、第1の絶縁層中の含有水素に起因する活性層の還元反応は効果的に阻止される。In the transistor manufacturing method, the second insulating layer located on the active layer side is formed of a sputtered film of silicon oxide, so that it contains hydrogen in the film unlike a silicon nitride film formed by the CVD method. do not do. Therefore, reduction of oxygen in the active layer by the hydrogen is avoided, and an increase in the off-current value between the source and the drain is prevented. As a result, a highly reliable transistor can be manufactured.
In addition, since the first insulating layer is formed of a silicon nitride CVD film, productivity can be improved as compared with the case where the entire gate insulating film is formed by a sputtering method. On the other hand, the silicon nitride film contains hydrogen in the film by using a silane-based gas containing hydrogen as a source gas. However, since the second insulating layer is interposed between the first insulating layer and the active layer, the reduction reaction of the active layer due to the hydrogen contained in the first insulating layer is effectively prevented. .
上記第1の絶縁層、上記第2の絶縁層及び上記活性層は、共通の真空処理装置内で連続して成膜されてもよい。
これにより、膜質及び生産性の向上を図ることができる。The first insulating layer, the second insulating layer, and the active layer may be continuously formed in a common vacuum processing apparatus.
Thereby, the film quality and productivity can be improved.
本発明の一実施形態に係るトランジスタの製造装置は、CVD室と、第1のスパッタ室と、第2のスパッタ室と、搬送機構とを具備する。
上記CVD室は、基材の上に、シリコン窒化物からなる第1の絶縁層を成膜する。
上記第1のスパッタ室は、上記基材の上に、シリコン酸化物からなる第2の絶縁層を成膜する。
上記第2のスパッタ室は、上記基材の上に、酸化物半導体からなる活性層を成膜する。
上記搬送機構は、上記CVD室、上記第1のスパッタ室及び上記第2のスパッタ室の間で上記基材を真空雰囲気中で搬送可能である。A transistor manufacturing apparatus according to an embodiment of the present invention includes a CVD chamber, a first sputtering chamber, a second sputtering chamber, and a transport mechanism.
The CVD chamber forms a first insulating layer made of silicon nitride on a base material.
The first sputtering chamber forms a second insulating layer made of silicon oxide on the base material.
In the second sputtering chamber, an active layer made of an oxide semiconductor is formed on the base material.
The transport mechanism can transport the base material in a vacuum atmosphere between the CVD chamber, the first sputter chamber, and the second sputter chamber.
上記製造装置によれば、基材を大気に曝すことなく、シリコン窒化物のCVD膜からなる第1の絶縁層と、シリコン酸化物のスパッタ膜からなる第2の絶縁層とを含むゲート絶縁膜を基材上に形成することができる。これにより、所望の電気伝導特性を有する活性層を安定して形成できると共に、信頼性の高いトランジスタを製造することができる。 According to the above manufacturing apparatus, the gate insulating film including the first insulating layer made of the silicon nitride CVD film and the second insulating layer made of the silicon oxide sputtered film without exposing the base material to the atmosphere. Can be formed on the substrate. As a result, an active layer having desired electric conduction characteristics can be stably formed, and a highly reliable transistor can be manufactured.
以下、本発明の実施形態を図面に基づき説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<第1の実施形態>
図1は、本発明の一実施形態によるトランジスタの構成を示す概略断面図である。本実施形態では、いわゆるボトムゲート型の電界効果型トランジスタを例に挙げて説明する。<First Embodiment>
FIG. 1 is a schematic cross-sectional view showing a configuration of a transistor according to an embodiment of the present invention. In this embodiment, a so-called bottom gate type field effect transistor will be described as an example.
本実施形態のトランジスタ1は、ゲート電極11と、活性層15と、ゲート絶縁膜14と、ソース電極17Sと、ドレイン電極17Dとを有する。
The transistor 1 of this embodiment includes a
ゲート電極11は、基材10の表面に形成された導電膜からなる。基材10は、典型的には、透明なガラス基板である。ゲート電極11は、典型的には、モリブデン(Mo)、クロム(Cr)、アルミニウム(Al)、銅(Cu)などの金属単層膜あるいは金属多層膜で構成され、例えばスパッタリング法によって形成される。本実施形態では、ゲート電極11は、銅で構成される。ゲート電極11の厚さは特に限定されず、例えば、300nmである。
The
活性層15は、トランジスタ1のチャネル層として機能する。活性層14は、酸化物半導体からなり、スパッタリング法によって形成される。本実施形態では、活性層15は、In−Ga−Zn−O系組成を有する酸化物半導体材料で形成され、その膜厚は、例えば50nm〜200nmである。
The
ゲート絶縁膜14は、ゲート電極11と活性層15の間に形成される。ゲート電極14は、第1の絶縁層14Aと第2の絶縁層14Bとの積層構造を有する。第1の絶縁層14Aは、ゲート電極11側に位置し、第2の絶縁層14Bは、活性層15側に位置する。
The
第1の絶縁層14Aの構成材料は特に限定されず、金属酸化膜、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)など、電気絶縁性を有する種々の材料を用いることができる。成膜方法も特に限定されず、CVD法、スパッタリング法、蒸着法などが適用可能である。本実施形態において、第1の絶縁層14Aは、プラズマCVD法で作製されたシリコン窒化膜で構成される。
The constituent material of the first insulating
一方、第2の絶縁層14Bは、シリコン酸化物(SiO2またはSiOx)のスパッタ膜で構成される。第2の絶縁層14Bは、ゲート電極11と活性層15との間を電気的に絶縁する機能のほか、第1の絶縁層14Aと活性層15との間における界面反応を阻止する機能を有する。On the other hand, the second insulating
ここでいう界面反応とは、第1の絶縁層14Aが水素を含有する場合に、当該水素による活性層15の還元反応を含む。活性層15の還元反応は、活性層15を構成する膜の酸素含有量の低下をもたらし、これが原因で活性層15の電気伝導度が上昇する。活性層の低抵抗化は、応答性やオン電流特性などの向上に貢献し得るが、トランジスタの非動作時におけるオフ電流値の上昇を招き、トランジスタ特性を低下させる一因になり得る。このため、活性層の材料組成は、要求されるトランジスタ特性に応じて最適化され、必要な電気伝導度が得られるように設計、製造される。しかし、成膜後、下地層であるゲート絶縁膜との界面反応によって活性層の材料組成が変化すると、目的とするトランジスタ特性が得られず、また、素子ごとに特性のばらつきが生じ易くなる。
The interfacial reaction here includes a reduction reaction of the
第1の絶縁層14Aとしては、本来、水素を構成元素として必要としない材料が用いられる。しかし、シリコン窒化物をプラズマCVD法で成膜する場合、原料ガスにシラン(SiH4)系ガス、アンモニア(NH3)系ガスなどが使用される。したがって、プラズマCVD法で成膜されたシリコン酸化膜やシリコン窒化膜は、反応の過程で生成された水素を少なからず含有する。このため、プラズマCVD法で成膜されたシリコン窒化膜の表面に酸化物半導体層を成膜すると、上記水素の存在に起因して酸化物半導体層が還元され、その酸化物半導体層の酸素組成が減少する。これにより、目的とする酸化物半導体層の電気特性を確保することが困難となる。As the first insulating
その一方で、第1の絶縁層14Aをスパッタリング法や真空蒸着法などのCVD法以外の成膜方法によって形成することも考えられる。しかし、スパッタリング法などはCVD法に比べて成膜レートが低いため、目的とする膜厚を確保するのに多大な時間を要する。このため、工業的な生産性を確保するために、絶縁層の成膜にプラズマCVD法を採用することが現実的である。
On the other hand, the first insulating
上記のような事情に鑑み、本実施形態では、第1の絶縁層14AはプラズマCVD法で成膜することで生産性を確保する。そして、プラズマCVD法で作製したシリコン化合物の薄膜と活性層15との間の界面反応を回避するために、スパッタリング法で成膜したシリコン酸化膜を第2の絶縁層14Bとして第1の絶縁層14Aと活性層15の間に介在させる。シリコン酸化物のスパッタ膜は、シリコン酸化物ターゲットに対する不活性ガス雰囲気中でのスパッタリングプロセス、あるいは、シリコンターゲットに対する酸素雰囲気中での反応性スパッタリングプロセスによって形成することができる。
In view of the above circumstances, in the present embodiment, the first insulating
このようなスパッタリングプロセスで作製されるシリコン酸化膜は、膜中への水素の混入を回避することができる。したがって、シリコン酸化物のスパッタ膜を第2の絶縁層14Bとして第1の絶縁層14A上に積層することにより、第1の絶縁層14Aと活性層15との間における相互反応を効果的に防止し、活性層15の所望の電気的特性を確保することが可能となる。
The silicon oxide film manufactured by such a sputtering process can avoid mixing of hydrogen into the film. Therefore, by stacking the sputtered silicon oxide film as the second insulating
ゲート絶縁膜14の膜厚は特に限定されず、例えば、200nm〜400nmとされる。第1及び第2の絶縁層14A、14Bの膜厚は、これらの積層厚であるゲート絶縁膜14の膜厚の範囲内で適宜設定される。例えば、第1の絶縁層14AがプラズマCVD法で作製される場合、第1の絶縁層14は第2の絶縁層14Bよりも膜厚を大きくすることで、ゲート絶縁膜14の工程時間の増加を抑制することができる。第2の絶縁層14Bの膜厚は、第1の絶縁層14Aと活性層15との間の界面反応を抑制できる限りにおいて、特に限定されない。
The film thickness of the
ソース電極17S及びドレイン電極17Dは、活性層15の上に相互に離間して形成される。ソース電極17S及びドレイン電極17Dは、例えば、アルミニウム、モリブデン、銅、チタンなどの金属単層膜あるいはこれら金属の多層膜で構成することができる。後述するように、ソース電極17S及びドレイン電極17Dは、金属膜をパターニングすることで同時に形成することができる。当該金属膜の厚さは、例えば、100nm〜500nmである。
The
活性層15の上には、ストッパ層16が形成されている。ストッパ層16は、ソース電極17S及びドレイン電極17Dのパターンエッチングする際に、エッチャントから活性層15を保護するために設けられる。ストッパ層16は、例えば、シリコン酸化膜、シリコン窒化膜またはこれらの積層膜で構成することができる。この場合、ストッパ層16は、活性層との界面反応を回避するため、膜中に水素が混入しない成膜法(例えばスパッタリング法)によって形成される。
A
ソース電極17S及びドレイン電極17Dは、保護膜19によって被覆される。保護膜19は、例えばシリコン窒化膜などの電気絶縁性材料で構成される。保護膜19は、活性層15を含む素子部を外気から遮蔽するためのものである。保護膜19には適宜の位置にソース/ドレイン電極17S、17Dを配線層21と接続するための層間接続孔が設けられている。配線層21は、トランジスタ1を図示しない周辺回路へ接続するためのもので、アルミニウム、銅などの金属膜で構成されている。
The
次に、以上のように構成される本実施形態のトランジスタ1の製造方法について説明する。図2〜図6は、トランジスタ1の製造方法を説明する各工程の要部断面図である。 Next, a method for manufacturing the transistor 1 of the present embodiment configured as described above will be described. 2 to 6 are cross-sectional views of the main part of each step for explaining the method for manufacturing the transistor 1.
まず、図2(A)に示すように、基材10の一表面にゲート電極膜11Fを形成する。
First, as shown in FIG. 2A, a
基材10は、典型的には、ガラス基板である。ゲート電極膜11Fは、典型的には、モリブデンやクロム、アルミニウム等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。ゲート電極膜11Fの厚さは特に限定されず、例えば、300nmである。
The
次に、図2(B)〜(D)に示すように、ゲート電極膜11Fを所定形状にパターニングするためのレジストマスク12を形成する。この工程は、フォトレジスト膜12Fの形成工程(図2(B))と、露光工程(図2(C))と、現像工程(図2(D))とを有する。
Next, as shown in FIGS. 2B to 2D, a resist
フォトレジスト膜12Fは、液状の感光性材料をゲート電極膜11Fの上に塗布後、乾燥させることによって形成される。フォトレジスト膜12Fとしてドライフィルムレジストを用いてもよい。形成されたフォトレジスト膜12Fはマスク13を介して露光された後、現像される。これにより、ゲート電極膜11Fの上にレジストマスク12が形成される。
The
続いて、図2(E)に示すように、レジストマスク12をマスクとしてゲート電極膜11Fをエッチングする。これにより、基材10の表面にゲート電極11が形成される(図2F)。
Subsequently, as shown in FIG. 2E, the
ゲート電極膜11Fのエッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。エッチング後、レジストマスク12は除去される。レジストマスク12の除去方法は、酸素ガスのプラズマを用いたアッシング処理が適用されるが、これに限られず、薬液を用いた溶解除去であってもよい。
The etching method of the
次に、図3(A)に示すように、基材10の表面に、ゲート電極11を覆うようにゲート絶縁膜14を形成する。ゲート絶縁膜14の厚さは、例えば、200nm〜500nmである。ゲート絶縁膜14を形成する工程は、第1の絶縁層14Aを形成する工程と、第2の絶縁層14Bを形成する工程とを含む。
Next, as illustrated in FIG. 3A, a
第1の絶縁層14Aは、シリコン窒化膜からなり、プラズマCVD法によってゲート電極11を被覆するように成膜される。プロセスガスとしては、モノシラン、ジシラン、テトラエトキシシラン(TEOS))などのシラン系ガス、アンモニア、窒素などの原料ガスあるいは反応性ガスが用いられる。これらのガスのプラズマにより生成されるシリコンの窒素化合物を基板10上に堆積させることで、第1の絶縁層14Aが成膜される。
The first insulating
一方、第2の絶縁層14Bは、シリコン酸化膜からなり、スパッタリング法によって第1の絶縁層14Aを被覆するように成膜される。第2の絶縁層14Bは、例えば、減圧下におけるアルゴンなどの不活性ガス雰囲気中で、シリコン酸化物からなるターゲットをスパッタすることで成膜される。あるいは、減圧下におけるアルゴンと酸素の混合ガス雰囲気中で、シリコンからなるターゲットをスパッタすることで成膜される。
On the other hand, the second insulating
第1の絶縁層14A及び第2の絶縁層14Bの厚みは適宜設定可能である。一般に、CVD法は、スパッタリング法と比較して、成膜レート及びカバレージ性が高いため、第1の絶縁層14Aを2の絶縁層14Bよりも厚くすることで、良好な生産性を確保することができる。第2の絶縁層14Bは、第1の絶縁層14Aと活性層15との間の界面反応を抑制できる厚みであればよい。
The thicknesses of the first insulating
続いて、図3(B)に示すように、ゲート絶縁膜14の上に、In−Ga−Zn−O系組成を有する薄膜(以下単に「IGZO膜」という。)15F及びストッパ層形成膜16Fを順に形成する。
Subsequently, as illustrated in FIG. 3B, a thin film (hereinafter simply referred to as “IGZO film”) 15 </ b> F having an In—Ga—Zn—O-based composition and a stopper
IGZO膜15F及びストッパ層形成膜16Fは、例えばスパッタリング法によって形成される。IGZO膜15Fとストッパ層形成膜16Fは連続的に成膜することができる。この場合、IGZO膜15Fを成膜するためのスパッタリングターゲットと、ストッパ層形成膜16Fを成膜するためのスパッタリングターゲットを同一のスパッタリングチャンバ内に配置してもよい。使用するターゲットを切り替えることで、IGZO膜15Fとストッパ層形成膜16Fとをそれぞれ独立して形成することができる。
The
IGZO膜15Fは、例えば、酸素ガス雰囲気中でターゲットをスパッタリングすることで酸素との反応物を基材10の上に堆積させる反応性スパッタリング法によって、形成することができる。放電形式は、DC放電、AC放電、RF放電のいずれでもよい。また、ターゲットの背面側に永久磁石を配置するマグネトロン放電方式を採用してもよい。IGZO膜15Fは、基材10を所定温度に加熱した状態で成膜されてもよいし、無加熱状態で成膜されてもよい。
The
なお、IGZO膜15Fの酸化度は、成膜室内の酸素分圧によって制御される。すなわち、酸素分圧が高いほど、酸化度の大きい(電気抵抗が高い)IGZO膜15Fが成膜されることになる。
Note that the degree of oxidation of the
IGZO膜15F及びストッパ層形成膜16Fの各々の膜厚は特に限定されず、例えば、IGZO膜15Fの膜厚は50nm〜200nm、ストッパ層形成膜16Fの膜厚は30nm〜300nmである。
The thickness of each of the
IGZO膜15Fは、トランジスタの活性層(キャリア層)15を構成する。ストッパ層形成膜16Fは、後述するソース電極及びドレイン電極を構成する金属膜のパターニング工程、及び、IGZO膜15Fの不要領域をエッチング除去する工程において、IGZO膜のチャネル領域をエッチャントから保護するエッチング保護層として機能する。ストッパ層形成膜16Fは、例えば、シリコン窒化膜で構成される。
The
次に、図3(C)及び(D)に示すように、ストッパ層形成膜16Fを所定形状にパターニングするためのレジストマスク23を形成した後、このレジストマスク23を介してストッパ層形成膜16Fをエッチングする。これにより、ゲート絶縁膜14とIGZO膜15Fを挟んでゲート電極11と対向するストッパ層16が形成される。
Next, as shown in FIGS. 3C and 3D, a resist
レジストマスク23を除去した後、図3(E)に示すように、IGZO膜15F及びストッパ層16を覆うように金属膜17Fを形成する。
After removing the resist
金属膜17Fは、典型的には、モリブデンやクロム、アルミニウム、銅等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。金属膜17Fの厚さは特に限定されず、例えば、100nm〜500nmである。
The
続いて、図4(A)及び(B)に示すように、金属膜17Fをパターニングする。
Subsequently, as shown in FIGS. 4A and 4B, the
金属膜17Fのパターニング工程は、レジストマスク18の形成工程(図3(A))と、金属膜17Fのエッチング工程(図3(B))とを有する。レジストマスク18は、ストッパ層16の直上領域と、個々のトランジスタの周辺領域とを開口させるマスクパターンを有する。レジストマスク18の形成後、ウェットエッチング法によって、金属膜17Fがエッチングされる。これにより、金属膜17Fは、活性層15とそれぞれ電気的に接続されるソース電極17Sとドレイン電極17Dとに分離される。
The patterning process for the
ソース電極17S及びドレイン電極17Dの形成工程において、ストッパ層16は、金属膜17Fのエッチングストッパ層として機能する。すなわち、ストッパ層16は、金属膜17Fに対するエッチャント(例えばリン硝酢酸)からIGZO膜15Fを保護する機能を有する。ストッパ層16は、IGZO膜15Fのソース電極17Sとドレイン電極17Dとの間に位置する領域(以下「チャネル領域」という。)を覆うように形成されている。したがって、IGZO膜15Fのチャネル領域は、金属膜17Fのエッチング工程によっては影響を受けることはない。
In the step of forming the
次に、図4(C)及び(D)に示すように、レジストマスク18をマスクとしてIGZO薄膜15Fをエッチングする。
Next, as shown in FIGS. 4C and 4D, the IGZO
エッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。このIGZO膜15Fのエッチング工程により、IGZO膜15Fは素子単位でアイソレーション化されるとともに、IGZO膜15Fからなる活性層15が形成される。
The etching method is not particularly limited, and may be a wet etching method or a dry etching method. By this etching process of the
このとき、ストッパ層16は、チャネル領域に位置するIGZO膜15Fのエッチング保護膜として機能する。すなわち、ストッパ層16は、IGZO膜15Fに対するエッチャント(例えばシュウ酸系)からストッパ層16直下のチャネル領域を保護する機能を有する。これにより、活性層15のチャネル領域は、IGZO膜15Fのエッチング工程によっては影響を受けることはない。
At this time, the
IGZO膜15Fのパターニング後、レジストマスク18はアッシング処理等によってソース電極17S及びドレイン電極17Dから除去される(図4(D))。
After patterning the
次に、図5(A)に示すように、基材10の表面に、ソース電極17S、ドレイン電極17D、ストッパ層16、活性層15、ゲート絶縁膜14を被覆するように保護膜(パッシベーション膜)19が形成される。
Next, as shown in FIG. 5A, a protective film (passivation film) is formed so as to cover the surface of the
保護膜19は、活性層15を含むトランジスタ素子を外気から遮断することで、所定の電気的、材料的特性を確保するためのものである。保護膜19としては、典型的には、シリコン酸化膜(SiO2)、シリコン窒化膜(SiNx)等の酸化膜又は窒化膜で構成され、例えば、CVD法、スパッタリング法によって形成される。保護膜19の厚さは特に限定されず、例えば、200nm〜500nmである。The
続いて、図5(B)〜(D)に示すように、保護膜19にソース/ドレイン電極と連通するコンタクトホール19aを形成する。この工程は、保護膜19の上にレジストマスク20を形成する工程(図5(B))と、レジストマスク20の開口部20aから露出する保護膜19をエッチングする工程(図5(C))と、レジストマスク20を除去する工程(図5(D))とを有する。
Subsequently, as shown in FIGS. 5B to 5D, contact holes 19 a communicating with the source / drain electrodes are formed in the
コンタクトホール19aの形成は、ドライエッチング法が採用されるが、ウェットエッチング法が採用されてもよい。また、図示は省略しているが、任意の位置にソース電極17Sと連絡するコンタクトホールも同様に形成される。
The
次に、図6(A)〜(D)に示すように、コンタクトホール19aを介してソース/ドレイン電極にコンタクトする透明導電膜21を形成する。この工程は、透明導電膜膜21Fを形成する工程(図6(A))と、透明導電膜21Fの上にレジストマスク22を形成する工程(図6(B))と、レジストマスク22で覆われていない透明導電膜21Fをエッチングする工程(図6(C))と、レジストマスク20を除去する工程(図6(D))とを有する。
Next, as shown in FIGS. 6A to 6D, a transparent
透明導電膜21Fは、典型的には、ITO膜やIZO膜で構成され、例えば、スパッタ法、CVD法によって形成される。透明導電膜21Fのエッチングは、ウェットエッチング法が採用されるが、これに限られず、ドライエッチング法が採用されてもよい。
The transparent
図6(D)に示す透明導電膜21の形成されたトランジスタ1は、その後、活性層15の構造緩和を目的としたアニール工程が実施される。これにより、活性層15のトランジスタ特性を向上させることができる。なお、このアニール工程は、活性層15の成膜直後(例えばストッパ層16の形成前)に実施されてもよい。
The transistor 1 with the transparent
以上のように構成される本実施形態のトランジスタ1は、ソース電極17Sとドレイン電極17Dとの間に一定の順方向電圧(ソース−ドレイン電圧:Vds)が印加される。この状態において、ゲート電極11とソース電極17Sの間に閾値電圧(Vth)以上のゲート電圧(Vgs)が印加されることで、活性層15中にキャリア(電子、正孔)が生成されるとともに、ソース−ドレイン間の順方向電圧によって、ソース−ドレイン間に電流(ソース−ドレイン電流:Ids)が発生する。ゲート電圧が大きくなるほど、ソース−ドレイン電流(Ids)も大きくなる。
In the transistor 1 of the present embodiment configured as described above, a constant forward voltage (source-drain voltage: Vds) is applied between the
このときのソース−ドレイン電流は、オン電流(on-state current)とも呼ばれ、活性層15の移動度が高いほど、大きな電流値が得られる。本実施形態では、活性層15が酸化物半導体で構成されているため、アモルファスシリコンで構成される活性層と比較して、移動度が高い。したがって、本実施形態によれば、オン電流値が高い電界効果トランジスタ1を得ることができる。
The source-drain current at this time is also called an on-state current, and a larger current value is obtained as the mobility of the
一方、ゲート電極11への印加電圧がオフ(0)の場合、ソース−ドレイン間に発生する電流は、ほとんどゼロとなる。このときのソース−ドレイン電流は、オフ電流(off-state current)とも呼ばれ、活性層15の電気抵抗値とソース−ドレイン電圧とで決まる。オフ電流値が小さいほど、オン電流値とオフ電流値との比(オン−オフ電流比)が大きくなるため、トランジスタとしては良好な特性が得られることになる。
On the other hand, when the voltage applied to the
そこで本実施形態において、ゲート絶縁膜14は、プラズマCVD法で成膜されたシリコン窒化膜からなる第1の絶縁層14Aと、スパッタリング法で成膜されたシリコン酸化膜からなる第2の絶縁層14Bの積層構造を有する。第2の絶縁層14Bが活性層15と第1の絶縁層14Aとの間に介在することで、第1の絶縁層14Aが含有する水素の影響により、活性層15の還元反応が防止される。これにより、活性層15の電気的特性の変動が回避され、オン−オフ電流比の高い優れたトランジスタ特性を得ることができる。
Therefore, in the present embodiment, the
図7及び図8は、図1に示したトランジスタ構造において、ゲート絶縁膜の構成を異ならせて作製した各種サンプルのトランジスタ特性を示す実験結果である。各サンプルの活性層の構成及び成膜条件は共通とした。酸素分圧は2つの条件を設定し、それぞれの条件にて各サンプルを作製した。図7は、酸素分圧が0.05Paのときの実験結果、図8は、酸素分圧が0.15Paのときの実験結果である。活性層は厚み50nmとし、アニール条件は、空気中300℃の温度で15分間とした。各サンプルのゲート絶縁膜の構成は以下のとおりである。 7 and 8 show experimental results showing transistor characteristics of various samples manufactured by changing the structure of the gate insulating film in the transistor structure shown in FIG. The configuration of the active layer and the film formation conditions for each sample were the same. Two conditions were set for the oxygen partial pressure, and each sample was produced under each condition. FIG. 7 shows the experimental results when the oxygen partial pressure is 0.05 Pa, and FIG. 8 shows the experimental results when the oxygen partial pressure is 0.15 Pa. The active layer was 50 nm thick, and the annealing conditions were 15 minutes at 300 ° C. in air. The configuration of the gate insulating film of each sample is as follows.
サンプル1(◆):CVD法で作製した厚み3500Å(オングストローム)のシリコン窒化膜と、その上にスパッタ法で作製した厚み250Åのシリコン酸化膜との積層膜
サンプル2(■):CVD法で作製した厚み3500Åのシリコン窒化膜と、その上にスパッタ法で作製した厚み500Åのシリコン酸化膜との積層膜
サンプル3(●):スパッタ法で作製した厚み2150Åのシリコン酸化膜(単層膜)
サンプル4(▲):CVD法で作製した厚み3500Åのシリコン窒化膜(単層膜)Sample 1 (♦): A laminated film of a silicon nitride film having a thickness of 3500 mm (angstrom) produced by the CVD method and a silicon oxide film having a thickness of 250 mm produced thereon by a sputtering method. Sample 2 (■): produced by the CVD method Laminated film of 3500 mm thick silicon nitride film and 500 mm thick silicon oxide film formed thereon by sputtering method Sample 3 (●): Silicon oxide film (single layer film) 2150 mm thick produced by sputtering method
Sample 4 (▲): 3500 mm thick silicon nitride film (single layer film) produced by CVD
図7及び図8に示すように、トランジスタ特性は、概略的に、ゲート電圧(Vgs)0の位置を境に右側がオン電流特性、左側がオフ電流特性を示している。図7を参照すると、サンプル1〜3はほぼ同様なオン電流値及びオフ電流値を有しているのに対して、サンプル4はオフ電流値が他のサンプルに比べて高い。サンプル4は、ゲート絶縁膜の活性層との界面がシリコン窒化物のCVD膜で構成されている。このため、当該ゲート絶縁膜と活性層との間に界面反応が生じ、活性層の酸化度が他のサンプルに比べて低下したことによって、活性層の電気抵抗値が低下したものと考えられる。酸素分圧を高めて活性層を作製した場合も、図8に示すように同様の結果が得られた。図7の実験結果に比べて、サンプル4のオフ電流特性の低下は目立たないが、ゲート絶縁膜と活性層の界面構造の違いがオフ電流特性に大きく影響することが明らかとなった。 As shown in FIGS. 7 and 8, the transistor characteristics schematically show the on-current characteristics on the right side and the off-current characteristics on the left side with respect to the position of the gate voltage (Vgs) 0. Referring to FIG. 7, samples 1 to 3 have substantially the same on-current value and off-current value, whereas sample 4 has a higher off-current value than other samples. In Sample 4, the interface between the gate insulating film and the active layer is composed of a silicon nitride CVD film. For this reason, an interface reaction occurs between the gate insulating film and the active layer, and it is considered that the electrical resistance value of the active layer has decreased due to a decrease in the oxidation degree of the active layer compared to other samples. Similar results were obtained when the active layer was fabricated by increasing the oxygen partial pressure, as shown in FIG. Compared to the experimental results of FIG. 7, the decrease in the off-current characteristics of sample 4 is not conspicuous, but it became clear that the difference in the interface structure between the gate insulating film and the active layer greatly affects the off-current characteristics.
以上述べたように、本実施形態のトランジスタ1によれば、活性層15の電気伝導度の変動を防止できるので、信頼性の向上を図ることができる。
As described above, according to the transistor 1 of the present embodiment, fluctuations in the electric conductivity of the
また、本実施形態のトランジスタの製造方法によれば、活性層15の電気伝導度のばらつきを抑えることができるので、信頼性の高い薄膜トランジスタを安定して製造することが可能となる。
In addition, according to the method for manufacturing a transistor of the present embodiment, variations in the electric conductivity of the
図9及び図10は、上述したトランジスタの製造工程の一部を実施するための真空処理装置の概略構成図である。 9 and 10 are schematic configuration diagrams of a vacuum processing apparatus for carrying out a part of the above-described transistor manufacturing process.
図9に示す真空処理装置200は、枚葉型(クラスター型)の真空処理装置として構成されている。真空処理装置200は、搬送室210と、ローディング室211と、熱処理室212と、第1のゲート絶縁層14Aを成膜するためのCVD室213Aと、第2のゲート絶縁層14Bを成膜するためのスパッタ室213Bと、活性層15を構成するIGZO膜15Fを成膜するためのスパッタ室214と、ストッパ層16を成膜するためのスパッタ室215と、アンロード室216とを備えている。搬送室210は、所定の減圧雰囲気に真空排気されており、その内部には、各室間で基材を搬送する搬送ロボットが設置されている。
A
図10に示す真空処理装置300は、インライン型の真空処理装置として構成されている。真空処理装置300は、ローディング室311と、熱処理室312と、第1のゲート絶縁層14Aを成膜するためのCVD室313Aと、第2のゲート絶縁層14Bを成膜するためのスパッタ室313Bと、活性層15を構成するIGZO膜15Fを成膜するためのスパッタ室314と、加熱室315と、ストッパ層16を成膜するためのスパッタ室316と、アンロード室317とを備えている。真空処理装置300は、ローディング室311から上記各種処理室312〜316を介してアンロード室317へ基材を真空搬送する搬送機構(図示略)を備えている。
A
真空処理装置200、300によれば、基材を大気に曝すことなく、ゲート絶縁膜14、IGZO膜15F及びストッパ層16連続して形成することが可能となる。これにより、各層の表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、真空中で一貫して各種機能層の形成が可能となるので、各層の成膜に必要な工程時間を短縮でき、生産性の向上を図ることができる。
According to the
<第2の実施形態>
図11は、本発明の他の実施形態によるトランジスタの構成を示す概略断面図である。図において上述の第1の実施形態に係るトランジスタ1と対応する部分については同一の符号を付し、その詳細な説明は省略する。<Second Embodiment>
FIG. 11 is a schematic cross-sectional view illustrating a configuration of a transistor according to another embodiment of the present invention. In the figure, portions corresponding to those of the transistor 1 according to the first embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施形態のトランジスタ2は、ゲート電極11と活性層15との間に配置されたゲート絶縁膜24を有しており、ゲート絶縁膜24は、スパッタ法で成膜されたシリコン酸化物の単層膜で形成される。ゲート絶縁膜24の厚みは特に限定されず、例えば、200nm〜400nmとされる。
The transistor 2 of the present embodiment has a
本実施形態のトランジスタ2において、ゲート絶縁膜24は、シリコン酸化物のスパッタ膜で構成されているため、CVD法で形成されたシリコン窒化膜と異なり、膜中に水素を含有しない。したがって、当該水素による活性層中の酸素の還元が回避され、ソース−ドレイン間のオフ電流値の増加が防止される。図7及び図8に示したように、スパッタ法で形成されたシリコン酸化物の単層膜で構成されたゲート絶縁膜(サンプル3)によれば、第1の実施形態で説明したゲート絶縁膜14の構造を有するトランジスタ(サンプル1、2)と同等のトランジスタ特性を得られることが確認されている。したがって、本実施形態によれば、第1の実施形態と同様に、活性層の電気伝導度のばらつきを抑制して、安定した電気的特性を有するトランジスタを得ることができる。
In the transistor 2 of the present embodiment, the
以上、本発明の実施形態について説明したが、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。 The embodiment of the present invention has been described above, but the present invention is not limited to this, and various modifications can be made based on the technical idea of the present invention.
例えば以上の実施形態では、ストッパ層16を単層で構成したが、これをゲート絶縁膜と同様に多層構造としてもよい。この場合、活性層との界面を構成する第1の層をシリコン酸化物のスパッタ膜とすることにより、活性層の還元を回避し、電気伝導度の特性の変動を防止することができる。
For example, in the above embodiment, the
また、上述したトランジスタ1は、液晶ディスプレイや有機ELディスプレイ等のアクティブマトリクス型表示パネル用のTFTとして用いることができる。これ以外に、上記トランジスタ1は、各種半導体装置あるいは電子機器のトランジスタ素子として用いることができる。 The transistor 1 described above can be used as a TFT for an active matrix display panel such as a liquid crystal display or an organic EL display. In addition, the transistor 1 can be used as a transistor element of various semiconductor devices or electronic devices.
1、2…トランジスタ
10…基材
11…ゲート電極
14、24…ゲート絶縁膜
14A…第1のゲート絶縁層
14B…第2のゲート絶縁層
15…活性層
16…ストッパ層
17S…ソース電極
17D…ドレイン電極
200、300…真空処理装置DESCRIPTION OF SYMBOLS 1, 2 ...
Claims (7)
酸化物半導体からなる活性層と、
前記ゲート電極と前記活性層との間に配置されたシリコン窒化膜からなる第1の絶縁層と、前記第1の絶縁層と前記活性層との間に配置されシリコン酸化物のスパッタ膜からなる第2の絶縁層とを含むゲート絶縁膜と、
前記活性層とそれぞれ電気的に接続されたソース電極及びドレイン電極と
を具備するトランジスタ。A gate electrode;
An active layer made of an oxide semiconductor;
A first insulating layer formed of a silicon nitride film disposed between the gate electrode and the active layer; and a silicon oxide sputtered film disposed between the first insulating layer and the active layer. A gate insulating film including a second insulating layer;
A transistor comprising a source electrode and a drain electrode each electrically connected to the active layer.
前記第1の絶縁層は、前記第2の絶縁層よりも厚みが大きい
トランジスタ。The transistor of claim 1,
The first insulating layer has a greater thickness than the second insulating layer.
前記酸化物半導体は、In、Ga、又はZnの酸化物系材料からなる
トランジスタ。The transistor of claim 1,
The oxide semiconductor is a transistor made of an oxide-based material of In, Ga, or Zn.
前記ゲート電極上に、シリコン窒化物からなる第1の絶縁層をCVD法によって形成し、
前記第1の絶縁層上に、シリコン酸化物からなる第2の絶縁層をスパッタリング法によって形成し、
前記第2の絶縁層上に、酸化物半導体からなる活性層を形成し、
前記活性層上にソース電極及びドレイン電極を形成する
トランジスタの製造方法。Forming a gate electrode,
A first insulating layer made of silicon nitride is formed on the gate electrode by a CVD method,
Forming a second insulating layer made of silicon oxide on the first insulating layer by a sputtering method;
Forming an active layer made of an oxide semiconductor on the second insulating layer;
A method for manufacturing a transistor, comprising forming a source electrode and a drain electrode on the active layer.
前記第1の絶縁層、前記第2の絶縁層及び前記活性層は、共通の真空処理装置内で連続して成膜される
トランジスタの製造方法。A method for manufacturing a transistor according to claim 1, comprising:
The first insulating layer, the second insulating layer, and the active layer are successively formed in a common vacuum processing apparatus.
前記基材の上に、シリコン窒化物からなる第1の絶縁層を成膜するCVD室と、
前記基材の上に、シリコン酸化物からなる第2の絶縁層を成膜する第1のスパッタ室と、
前記基材の上に、酸化物半導体からなる活性層を成膜する第2のスパッタ室と、
前記CVD室、前記第1のスパッタ室及び前記第2のスパッタ室の間で前記基材を真空雰囲気中で搬送可能な搬送機構と
を具備するトランジスタの製造装置。An apparatus for manufacturing a thin film transistor on a substrate,
A CVD chamber for forming a first insulating layer made of silicon nitride on the substrate;
A first sputtering chamber for forming a second insulating layer made of silicon oxide on the substrate;
A second sputtering chamber for forming an active layer made of an oxide semiconductor on the substrate;
A transistor manufacturing apparatus comprising: a transport mechanism capable of transporting the substrate in a vacuum atmosphere between the CVD chamber, the first sputtering chamber, and the second sputtering chamber.
酸化物半導体からなる活性層と、
前記ゲート電極と前記活性層との間に配置されたシリコン酸化物のスパッタ膜からなるゲート絶縁膜と、
前記活性層とそれぞれ電気的に接続されたソース電極及びドレイン電極と
を具備するトランジスタ。A gate electrode;
An active layer made of an oxide semiconductor;
A gate insulating film made of a sputtered silicon oxide film disposed between the gate electrode and the active layer;
A transistor comprising a source electrode and a drain electrode each electrically connected to the active layer.
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KR20210051551A (en) * | 2019-10-30 | 2021-05-10 | 엘지디스플레이 주식회사 | Thin film transistor, gate driver including the same, and display device including the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246564A (en) * | 1996-03-10 | 1997-09-19 | Semiconductor Energy Lab Co Ltd | Thin-film semiconductor device and its manufacture |
JP2001318626A (en) * | 2000-05-09 | 2001-11-16 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing the same |
JP2003086808A (en) * | 2001-09-10 | 2003-03-20 | Masashi Kawasaki | Thin film transistor and matrix display |
JP2007023380A (en) * | 2005-07-19 | 2007-02-01 | Applied Materials Inc | Hybrid pvd-cvd system |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008072011A (en) * | 2006-09-15 | 2008-03-27 | Toppan Printing Co Ltd | Method of manufacturing thin-film transistor |
JP5215589B2 (en) * | 2007-05-11 | 2013-06-19 | キヤノン株式会社 | Insulated gate transistor and display device |
JP2010056541A (en) * | 2008-07-31 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
TWI469354B (en) * | 2008-07-31 | 2015-01-11 | Semiconductor Energy Lab | Semiconductor device and method for manufacturing the same |
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2010
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246564A (en) * | 1996-03-10 | 1997-09-19 | Semiconductor Energy Lab Co Ltd | Thin-film semiconductor device and its manufacture |
JP2001318626A (en) * | 2000-05-09 | 2001-11-16 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing the same |
JP2003086808A (en) * | 2001-09-10 | 2003-03-20 | Masashi Kawasaki | Thin film transistor and matrix display |
JP2007023380A (en) * | 2005-07-19 | 2007-02-01 | Applied Materials Inc | Hybrid pvd-cvd system |
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