JPWO2009123090A1 - 再構成可能集積回路 - Google Patents

Abstract

再構成可能回路を構成する電界効果トランジスタの動作特性を回路動作時に適切に制御し、高速性と低消費電力性を両立した再構成可能集積回路が提供される。この再構成可能集積回路は、回路構成情報により論理関数を演算する回路を構成する複数の回路構成回路と、回路構成回路の間を接続する回路配線回路と、回路構成回路または回路配線回路の内部信号の変化を検出する信号状態検出回路と、信号状態検出回路により検出された状態変化信号を回路構成回路または回路配線回路に伝送する状態変化配線回路と、回路構成回路または回路配線回路の部分回路ごとに電界効果トランジスタの動作特性を設定する動作速度設定回路とを備える。

Description

本発明は、再構成可能回路を集積回路により作製する場合に、回路を構成する電界効果トランジスタの動作特性を回路動作時に適切に制御することによって、高速性と低消費電力性を両立した再構成可能集積回路に関するものである。

従来、トランジスタの動作特性をプログラマブルに調整できる再構成可能集積回路においては、例えば、特許文献１に開示されるように、動作モードデータ（しきい値電圧の高低）は論理機能を設計する際に設計データ（ネットリスト）を分析し、高速に動作させなければならない領域とそうでない領域を区別し、回路構成情報が回路構成用記憶装置に転送されるのに併せて、動作モード制御用記憶装置に転送する構成とする。このような構成とすることにより、高速性と低消費電力性を同時に実現できる再構成可能集積回路が開発されている。

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのボディ電位最適化の手法として、特許文献２では、前段回路によって後段回路のボディ電位を最適化する先行制御方法が開示されている。半導体集積回路の設計時に前段回路と後段回路にあらかじめ分けられた回路において、後段回路のボディ電位を前段回路の出力信号により可変とすることで、例えば、前段回路の出力信号がローレベルのときには、後段回路を低消費電力モードに、前段回路の出力信号がハイレベルのときには、後段回路を高速モードに制御する。これにより、ボディ電圧の最適化を行うことができる。

マイクロプロセッサにおける低消費電力化手法としては、非特許文献１に提案されているように、典型的な信号入力にのみタイミング制約を満たせばよいという設計方針に基づいて、例えば、動作速度の点でクリティカルな部分回路を、典型的な信号入力では正しい値を保証するように（ただし、すべての信号入力に対して保証はしない）設計したメイン部と、すべての信号入力において結果が正しいことを保証するエラー検出部の二つを用意し、典型的な信号入力時にはメイン部の電源電圧を低電圧化することによって、低消費電力化を行い、非典型的な信号入力があり、メイン部でタイミング違反が発生した場合は、エラー検出部の結果を用いて、処理を回復させる。これにより、正常動作を保証しつつ、低消費電力化を実現している。
特開２００７−０８２０１７号公報 特開２００７−２０１２３６号公報 Daniel Ernst etal. "Razor: A Low-Power Pipeline Based on Circuit-Level Timing Speculation"ACM/IEEE International Symposium on Microarchitecture (MICRO), pp.7-18, November, 2003.

特許文献１に記載されているように、従来タイプのしきい値電圧をプログラマブルに調整できる再構成可能集積回路では、回路構成情報ごとに動作モードデータが静的（回路動作時は変化しない）であり、しきい値電圧が低く設定されている部分回路が不活性時において、無駄な電力が消費されてしまうという問題があった。

本発明は、このような問題点を解決するためになされたものであり、本発明の目的は、再構成可能回路を集積回路により作製する場合に、回路を構成する電界効果トランジスタの動作特性を回路動作時に適切に制御できるような構成とすることにより、高速性と低消費電力性を両立した再構成可能集積回路を提供することにある。

上記のような目的を達成するため、本発明による再構成可能集積回路は、回路構成情報により論理関数を演算する回路を構成する複数の回路構成回路と、前記回路構成回路の間を接続する回路配線回路と、前記回路構成回路または前記回路配線回路の内部信号の変化を検出する信号状態検出回路と、前記信号状態検出回路により検出された状態変化信号を前記回路構成回路または前記回路配線回路に伝送する状態変化配線回路と、前記回路構成回路または前記回路配線回路の部分回路ごとに前記状態変化信号に基づいて電界効果トランジスタの動作特性を設定する動作速度設定回路を備えることを特徴とする。

この場合に、再構成可能集積回路において、前記回路構成回路または前記回路配線回路は、部分回路ごとにトランジスタの動作特性を設定する動作速度設定回路を備えたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり、また、前記信号状態検出回路が回路構成回路によって生成される。

また、この再構成可能集積回路において、前記信号状態検出回路があらかじめ再構成可能集積回路に実装されており、前記信号状態検出回路の活性化がプログラムにより制御されるように構成される。

この場合に、信号状態検出回路の生成位置、あるいは、信号状態検出回路のどこを活性化するか否かは、再構成可能集積回路の設定ソフトウェアによって設定されるように構成される。または、信号状態検出回路の生成位置、あるいは、信号状態検出回路のどこを活性化するか否かは、ユーザによりデザインされた論理機能に基づいて設定されるように構成される。

また、再構成可能集積回路において、電界効果トランジスタの動作特性は、電界効果トランジスタのしきい値電圧の変更によって制御されるように構成される。または、電界効果トランジスタの動作特性は、電源電圧によって制御されるように構成される。

状態変化配線回路は、前記回路配線回路とは独立に設けるように構成されても良く、または、状態変化配線回路は、前記回路配線回路を用いて構成されるように構成されてもよい。この場合に、例えば、信号状態検出回路が出力した状態変化信号は、パルス信号であり、動作速度設定回路は、トランジスタの動作特性を１つ以上保持できる動作モード記憶装置を有しており、前記動作モード記憶装置の内容によって部分回路の動作速度と消費電力を決定するように構成される。

また、動作速度消費電力設定回路の動作モード記憶装置の出力は、パルス状の状態変化信号によって切り替えられる１つ以上のフリップフロップ回路で構成され、動作速度消費電力設定回路の動作モード記憶装置の出力は、パルス状の状態変化信号によって切り替えられるものであり、二つ以上のランダムアクセスメモリまたは二つ以上のシフトレジスタに記憶された動作モードをパルスによって切り替えるように構成される。

本発明の再構成可能集積回路によれば、トランジスタの動作特性をプログラマブルに調整可能な再構成可能集積回路において、典型的な信号入力に着目したアプローチを応用することによって、回路動作時に信号入力に応じて動作速度と消費電力を動的に調整することができ、従来手法では常に静的（回路動作時は変化しない）であった動作速度と消費電力に基づくトランジスタの動作特性を、回路動作時に適切に設定することができるようになる。これにより、再構成可能集積回路をさらに低消費電力化または高速化することが可能となる。

本発明の一実施例に係る再構成可能集積回路の構成を説明する図である。 本発明の再構成可能集積回路において回路を構成するための設定方法の一例を説明する図である。 ５ステージパイプラインプロセッサにおける実装例である。 再構成可能集積回路の構成例の一例を示す図である。 再構成可能集積回路の構成例の他の例を示す図である。 信号状態検出回路の構成例の一例を示す図である。 動作速度消費電力設定回路の構成例の一例を示す図である。 動作速度消費電力設定回路の構成例の他の例を示す図である。 動作速度消費電力設定回路をＣＭＯＳインバータ回路に適用例の一例を示す図である。 動作速度消費電力設定回路をＣＭＯＳインバータ回路に適用例の他の例を示す図である。 動作速度消費電力設定回路をＣＭＯＳインバータ回路に適用例の他の例を示す図である。 一般的なアイランドスタイルＦＰＧＡの構成例の一例を示す図である。 一般的な再構成可能論理回路ブロック（ＣＬＢ）タイルの構造例の一例を示す図である。 一般的な入出力回路ブロックタイルの構造例の一例を示す図である。 一般的な空回路ブロック（ＮＵＬＬ）タイルの構造例の一例を示す図である。 一般的な再構成可能論理ブロックの構造例の一例を示す図である。 一般的な基本論理回路要素（ＢＬＥ）の構造例の一例を示す図である。 一般的なスイッチブロック（ＳＢ）の構造例の一例を示す図である。 本発明の再構成可能論理回路ブロックタイルの構造例の一例を示す図である。 本発明の再構成可能論理回路ブロックの構造例の一例を示す図である。 本発明の再構成可能論理回路ブロックの構造例の他の例を示す図である。 本発明のスイッチ回路ブロックの構造例の一例を示す図である。 本発明のスイッチ回路ブロックの構造例の他の例を示す図である。 本発明の電力スイッチ回路ブロック（ＰＳＢ）の構造例の一例を示す図である。 本発明の再構成可能論理回路ブロックタイルの構造例の他の例を示す図である。 本発明の再構成可能論理回路ブロックの構造例の他の例を示す図である。 本発明の再構成可能論理回路ブロックの構造例の他の例を示す図である。 本発明のスイッチ回路ブロックの構造例の他の例を示す図である。 本発明のスイッチ回路ブロックの構造例の他の例を示す図である。 本発明の再構成可能論理回路ブロックタイルの構造例の他の例を示す図である。 本発明の再構成可能論理回路ブロックタイルの構造例の他の例を示す図である。 本発明の基本論理回路要素の構造例の他の例を示す図である。 本発明の再構成可能論理回路ブロックの構造例の他の例を示す図である。 本発明の再構成可能論理回路ブロックの構造例において信号状態検出回路を実現した例を示す図である。 本発明の再構成可能論理回路ブロックの構造例の他の例を示す図である。 本発明の再構成可能論理回路ブロックの構造例において信号状態検出回路を実現した例を示す図である。

符号の説明

１０ 再構成可能集積回路
１１ 論理関数が実現された領域
１２ 信号状態検出回路
１３ 状態変化信号
１４ 被動的制御領域
１５ 回路構成回路
１６ 回路配線回路
１７ 回路用配線
１８ 状態変化信号配線回路
１９ 状態変化信号用配線
２０ 動作速度消費電力設定回路
２１ 回路配線・状態変化信号配線回路
２２ 回路・状態変化信号用配線

図１は本発明の一実施例に係る再構成可能集積回路の構成を説明する図である。図１において、１０は再構成可能集積回路、１１は回路構成情報により論理関数が実現される領域、１２は信号状態検出回路、１３は状態変化信号である。また、１４は動的に動作速度が制御される被動的制御領域を示す。この被動的制御領域１４は、動作速度が制御されると共に電力消費についても制御される。

図２は本発明の再構成可能集積回路において回路を構成するための設定方法の一例を説明する図である。図１および図２を参照して、本発明の再構成可能集積回路の構成の一実施例について説明する。回路設計者はＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムを用いて、ユーザデザインを作成し、クリティカルパス（最長経路を含む経路に対してタイミング余裕のない経路）を高速モードに、非クリティカルパスを低消費電力モードに自動的に設定して、回路構成情報Ａを生成する。回路構成情報Ａは、特許文献１に記載されているような公知の最適化手法で生成されたものと同等なものであり、例えば、回路構成情報Ａにより、静的な動作速度と消費電力の最適化が行われた回路構成情報が得られる。

本発明の再構成可能集積回路においては、回路構成情報Ａに対して、動的制御を自動的に決定するか、回路設計者の設定情報により決定するかの２つの処理フローにより、さらに動的制御を行うための回路構成情報Ｂを得る。

まず、自動的に決定する処理フローについて説明する。ＣＡＤシステムにおいては、回路構成情報Ａを解析し、クリティカルパスを活性化する条件を見つけて信号状態検出回路１２の挿入位置を決定する。と共に、被動的制御領域１４を決定する。具体例で説明すると、例えば、図３に示すように、５段パイプラインプロセッサを論理関数として実現する場合、除算命令がクリティカルパスになる場合には、命令読み出し（ＩＦ）において除算命令が読み出しされた場合にクリティカルパスを活性化すればよいことから、命令読み出し（ＩＦ）内に信号状態検出回路１２を挿入する。次に、クリティカルパスである演算実行（ＥＸ）フェーズの除算回路部分を、被動的制御領域１４とする。

次に、回路構成情報Ａに対して信号状態検出回路１２を挿入し、信号状態検出回路１２から被動的制御領域１４に自動配線を行って、状態変化信号１３の伝送する経路を生成する。そして、被動的制御領域１４において、動作モードが変更されるために要する時間を計算し、タイミング情報を生成する。生成したタイミング情報により動作モードを変更するために要する時間が、回路設計者が望むタイミング要求を満たしていなければ、そのタイミング情報に基づいて被動的制御領域１４を縮小し、再度、自動配線およびタイミング解析を行う。タイミング要求が満たされていれば、そして、回路設計者が望む消費電力を満たしていれば、その回路構成による回路構成情報Ｂを生成し、満たしていなければ、再度もしくは新たに信号状態検出回路１２と被動的制御領域１４を決定し、要求された消費電力を満たすまで、この処理を繰り返す。

回路設計者が決定する処理フローは、前述した自動的に決定する処理フローと同様である。信号状態検出回路１２の挿入位置と被動的制御領域１４の初期領域を決定する手順のみが異なっている。

このように、再構成可能集積回路１０上の論理関数が実現された領域１１中に設けられた信号状態検出回路１２は、クリティカルパス信号の変化を監視し、状態が変化すると被動的制御領域１４に対して状態変化信号１３を送信し、動的に動作速度と消費電力とが制御できるように回路を構成する。

図４は、再構成可能集積回路１０の一構成例を説明する図である。図４において、１２は信号状態検出回路、１５は回路構成回路、１６は回路配線回路、１７は回路用配線、１８は状態変化信号配線回路、１９は状態変化信号用配線、２０は動作速度消費電力設定回路である。

回路構成回路１５は、フリップフロップ、インバータ、アンドゲート、オアゲート、ルックアップテーブルなど、基本的な論理機能ゲートを構成する回路から構成されており、回路構成回路ごと、前記基本的な論理ゲートを構成する回路ごと、または、それらを構成するトランジスタごとに、電源電圧、ダブルゲートＭＯＳトランジスタの第２ゲートへの入力電圧、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造およびバルク構造のＭＯＳトランジスタへのボディ電圧を設定し、動作速度と消費電力を制御する回路構成とする。

回路配線回路１６は、複数の回路用配線１７および回路用配線１７と回路構成回路１５とを結線するスイッチ回路から構成され、それぞれの回路構成回路１５の間の結線を行う結線スイッチ回路である。回路配線回路１６では、回路配線回路ごと、または、前記回路配線回路を構成するスイッチ回路ごと、または、それらを構成するトランジスタごとに、電源電圧、ダブルゲートＭＯＳトランジスタの第２ゲートへの入力電圧、ＳＯＩ構造およびバルク構造のＭＯＳトランジスタへのボディ電圧を設定し、動作速度と消費電力を制御する回路構成とする。

状態変化信号配線回路１７は、複数の状態変化信号用配線１８および状態変化信号用配線１８と信号状態検出回路１２および状態変化信号用配線１８と動作速度消費電力設定回路２０とを結線するスイッチ回路から構成され、それぞれの信号状態検出回路１２と動作速度消費電力設定回路２０の間の結線を行う結線スイッチ回路である。

図４の構成例によって図１で説明した回路構成が実現される。これについて説明する。回路構成回路１５、回路配線回路１６および回路用配線１７によって、論理関数が実現された領域１１が回路構成として設定される。回路構成回路内に信号状態検出回路１２を生成し、もしくは回路構成回路内に備えてあった信号状態検出回路１２を活性化すると、状態変化信号配線回路１８および状態変化信号用配線１９を介して、被動的制御領域１４中の後述する各動作速度消費電力設定回路２０に状態変化信号が伝送される。伝送された状態変化信号により動的に動作速度と消費電力が制御される。動作速度消費電力設定回路２０は、例えば、高速動作モードまたは低消費電力モードのトランジスタの動作特性を、保持できる動作モード記憶装置を有しており、この動作モード記憶装置に保持された内容によって部分回路における動作速度と消費電力を設定する。

図５は、再構成可能集積回路１０のもう一つの構成例を示す図である。図５において、１２は信号状態検出回路、１５は回路構成回路、２０は動作速度消費電力設定回路、２１は回路配線・状態変化信号用配線回路、２２は回路・状態変化信号用配線を示す。

回路配線・状態変化信号配線回路２１は、複数の回路・状態変化信号用配線２２および回路・状態変化信号用配線２２と回路構成回路１５および回路・状態変化信号用配線２２と信号状態検出回路１２および回路・状態変化信号用配線２２と動作速度消費電力設定回路２０とを結線するスイッチ回路から構成され、それぞれの回路構成回路１５の間およびそれぞれの信号状態検出回路１２と動作速度消費電力設定回路２０の間の結線を行う結線スイッチ回路である。

図５においても、図４と同様に図１の回路構成の実施例が実現できることを次に説明する。回路構成回路１５および回路配線・状態変化信号用配線回路２１および回路・状態変化信号用配線２２によって、論理関数が実現された領域１１を実現し、回路構成回路１５内に信号状態検出回路１２を生成し、もしくは回路構成回路１５内に備えてあった信号状態検出回路１２を活性化する。信号状態検出回路１２が生成した状態変化信号は、回路配線・状態変化信号用配線回路２１および回路・状態変化信号用配線２２を介して、被動的制御領域中の各動作速度消費電力設定回路２０に状態変化信号を送信する。これにより、動的に動作速度と消費電力が制御される回路構成となる。

図６は信号状態検出回路の実装例を説明する図である。図６（ａ）は順序回路における信号状態検出回路を示したもので、「Ｄａｔａ Ｉｎ」に検出すべき信号（図３でいえば特定の命令を読み込みした状態を示す信号）を入力し、「Ｃｌｏｃｋ」にクロックを入力することで、上段のＤ型フリップフロップ回路（以下、Ｄ−ＦＦ）はクロックの立下りで状態変化を読み取り、「Ｄａｔａ Ｏｕｔ」から後段の回路へ信号が伝送される。それと同時に、下段のＤ−ＦＦでは一世代前の上段のＤ−ＦＦの状態を保持していることから、排他的論理和回路からは監視中の信号状態が変化したことを示すパルス状の状態変化信号が発生し、「Ｓｔａｔｅ Ｃｈａｎｇｅ」から出力される。図６（ｂ）は組合せ回路における信号状態検出回路を示したもので、図６（ａ）の回路と動作は似ているが、同期のためのクロックが存在しない代わりに遅延回路を挿入し、「Ｄａｔａ Ｉｎ」に入力された信号と遅延回路によって遅らせた信号とを排他的論理和回路で比較し、入力された信号が変化すれば、パルス状の状態変化信号が発生し、「Ｓｔａｔｅ Ｃｈａｎｇｅ」から出力される。

図７は、動作速度消費電力設定回路の実装例を説明する図である。図７（ａ）はダブルゲートＭＯＳトランジスタの第２ゲートへの入力電圧、ＳＯＩ構造およびバルク構造のＭＯＳトランジスタへのボディ電圧を設定し、ＭＯＳトランジスタのしきい値電圧を制御するための回路である。信号状態検出回路が送信したパルス状の状態変化信号は、状態変化信号配線回路および状態変化信号用配線、または、回路配線回路および回路用配線を介して、図７（ａ）の「Ｓｔａｔｅ Ｃｈａｎｇｅ」端子に到着する。「Ｓｔａｔｅ Ｃｈａｎｇｅ」信号は、Ｔ型フリップフロップ回路（以下、Ｔ−ＦＦ）へ入力され、Ｔ−ＦＦの出力を切り替え、その出力はレベルシフタ（ＬＳ）を介してマルチプレクサへと送信され、Ｎ型トランジスタ用とＰ型トランジスタ用の各２組の電圧を切り替え、各電圧をトランジスタへ供給する。なお、Ｔ−ＦＦの出力電圧とマルチプレクサで切り替えを行う電圧のレベルが同一であれば必ずしもレベルシフタ（ＬＳ）は必要としない。また、この例では、各２組の電圧を切り替えているが、２組以上の電圧を切り替えることもできる。その場合は、Ｔ−ＦＦを直列に複数段組み合わせ、かつ、マルチプレクサの入力数を増やし、それぞれのＴ−ＦＦの出力をマルチプレクサに入力することで実現することができる。また、Ｔ−ＦＦは出力を規定の値にする初期化機能を有しており、この例では「Ｒｅｓｅｔ」端子がイネーブルになるとＴ−ＦＦは初期化される。

図７（ｂ）はダブルゲート構造、または、ＳＯＩ構造、または、バルク構造のＭＯＳトランジスタで構成されるＣＭＯＳ回路の電源電圧を設定し、ＣＭＯＳ回路の性能を制御するための回路である。信号状態検出回路が送信したパルス状の状態変化信号は、状態変化信号配線回路および状態変化信号用配線、または、回路配線回路および回路用配線を介して図７（ｂ）の「Ｓｔａｔｅ Ｃｈａｎｇｅ」端子へと到着する。「Ｓｔａｔｅ Ｃｈａｎｇｅ」信号はＴ−ＦＦへ入力され、Ｔ−ＦＦの出力を切り替え、その出力はレベルシフタ（ＬＳ）を介して、マルチプレクサへと送信され、ＣＭＯＳ回路用の１組の電源電圧を切り替え、トランジスタへ供給する。なお、Ｔ−ＦＦの出力電圧とマルチプレクサで切り替えを行う電圧のレベルが、同一であれば、必ずしもレベルシフタ（ＬＳ）は必要としない。また、この例では１組の電圧を切り替えているが、１組以上の電圧を切り替えることもできる。その場合には、Ｔ−ＦＦを直列に複数段組み合わせ、かつ、マルチプレクサの入力数を増やし、それぞれのＴ−ＦＦの出力をマルチプレクサに入力することで実現することができる。また、Ｔ−ＦＦは、出力を規定の値にする初期化機能を有しており、この例では「Ｒｅｓｅｔ」端子がイネーブルになると、Ｔ−ＦＦは初期化される。

図８は、図７で示した動作速度消費電力設定回路のもう一つの実装例を説明する図である。図８（ａ）はダブルゲートＭＯＳトランジスタの第２ゲートへの入力電圧や、ＳＯＩ構造およびバルク構造のＭＯＳトランジスタへのボディ電圧を設定し、ＭＯＳトランジスタのしきい値電圧を制御するための回路である。信号状態検出回路が送信したパルス状の状態変化信号は、状態変化信号配線回路および状態変化信号用配線、または、回路配線回路および回路用配線を介して、図８（ａ）の回路の「Ｓｔａｔｅ Ｃｈａｎｇｅ」端子へと到着する。「Ｓｔａｔｅ Ｃｈａｎｇｅ」信号は、Ｔ−ＦＦへ入力されＴ−ＦＦの出力を切り替え、その出力はＳＲＡＭ選択用マルチプレクサへと送信されて、２つのＳＲＡＭの出力を切り替え、このＳＲＡＭのどちらかの出力は、レベルシフタ（ＬＳ）を介して、後段の２組のマルチプレクサへ送信され、Ｎ型トランジスタ用とＰ型トランジスタ用の各２組の電圧を切り替えトランジスタへ供給する。なお、ＳＲＡＭの出力電圧と後段のマルチプレクサで切り替えを行う電圧のレベルが同一であれば、必ずしもレベルシフタ（ＬＳ）は必要としない。また、この例では各２組の電圧を切り替えているが、２組以上の電圧を切り替えることもできる。その場合は、Ｔ−ＦＦを直列に複数段組み合わせ、かつ、ＳＲＡＭを適宜増加させ、かつ、マルチプレクサの入力数を増やし、それぞれのＴ−ＦＦの出力をＳＲＡＭ用マルチプレクサに入力することで実現する。また、Ｔ−ＦＦは出力を規定の値にする初期化機能を有しており、この例では「Ｒｅｓｅｔ」端子がイネーブルになるとＴ−ＦＦは初期化される。

図８（ｂ）はダブルゲート構造、または、ＳＯＩ構造、または、バルク構造のＭＯＳトランジスタで構成されるＣＭＯＳ回路の電源電圧を設定し、ＣＭＯＳ回路の性能を制御するための回路である。信号状態検出回路が送信したパルス状の状態変化信号は、状態変化信号配線回路および状態変化信号用配線、または、回路配線回路および回路用配線を介して図８（ｂ）の「Ｓｔａｔｅ Ｃｈａｎｇｅ」端子へと到着する。「Ｓｔａｔｅ Ｃｈａｎｇｅ」信号はＴ−ＦＦへ入力され、Ｔ−ＦＦの出力を切り替え、その出力はＳＲＡＭ選択用マルチプレクサへと送信され２つのＳＲＡＭの出力を切り替え、このＳＲＡＭのどちらかの出力は、レベルシフタ（ＬＳ）を介して後段のマルチプレクサへ送信され、ＣＭＯＳ回路用の電源電圧を切り替え、トランジスタへ供給する。なお、ＳＲＡＭの出力電圧と後段のマルチプレクサで切り替えを行う電圧のレベルが同一であれば、必ずしもレベルシフタ（ＬＳ）は必要としない。また、この例では、１組の電圧を切り替えているが、２組以上の電圧を切り替えることもできる。その場合は、Ｔ−ＦＦを直列に複数段組み合わせ、かつ、ＳＲＡＭを適宜増加させ、かつ、マルチプレクサの入力数を増やし、それぞれのＴ−ＦＦの出力をＳＲＡＭ用マルチプレクサに入力することで実現することができる。また、Ｔ−ＦＦは出力を規定の値にする初期化機能を有しており、この例において「Ｒｅｓｅｔ」端子がイネーブルになるとＴ−ＦＦは初期化される。

図９は、図７（ａ）の動作速度消費電力設定回路をＣＭＯＳインバータ回路に適応した回路を例示している。なお、簡単化のため動作速度消費電力設定回路の「Ｒｅｓｅｔ」端子の記載は以後省略する。図９（ａ）は、ダブルゲートＭＯＳトランジスタで構成されたＣＭＯＳインバータ回路である。動作速度消費電力設定回路へ入力されたＮ型トランジスタ用とＰ型トランジスタ用の各２組の電圧をＳｔａｔｅ Ｃｈａｎｇｅ信号によって切り替え、ＣＭＯＳインバータ回路のそれぞれＮ型トランジスタ、および、Ｐ型トランジスタの第二ゲートへ印加している。例えば、Ｖｂ＿ｐ１がＰ型トランジスタを高速モードで動作させるための電圧、Ｖｂ＿ｐ２がＰ型トランジスタを低消費電力モードで動作させるための電圧、Ｖｂ＿ｎ１がＮ型トランジスタを高速モードで動作させるための電圧、Ｖｂ＿ｎ２がＮ型トランジスタを低消費電力モードで動作させるための電圧であった場合、動作速度消費電力設定回路の出力Ｖｂ＿ｐとＶｂ＿ｎは、「Ｓｔａｔｅ Ｃｈａｎｇｅ」信号が入力されるごとに、高速モード（Ｖｂ＿ｐ１およびＶｂ＿ｎ１）と低消費電力モード（Ｖｂ＿ｐ２およびＶｂ＿ｎ２）に切り替わり、ＣＭＯＳインバータ回路の電流駆動能力と漏れ電流が制御され、動作速度と消費電力が同様に制御される。ここでは、ダブルゲートＭＯＳトランジスタを用いる回路構成を示しているが、他の回路構成として、図９（ｂ）の回路構成のように、ＳＯＩ構造またはバルク構造のＭＯＳ型トランジスタの基板電位を変化させるように構成されても良い。

図１０（ａ）および図１０（ｂ）は、図７（ｂ）の動作速度消費電力設定回路をダブルゲートＭＯＳトランジスタで構成したＣＭＯＳインバータ回路の電源供給回路に適応した回路の例を例示している。動作速度消費電力設定回路へ入力された２組の電圧を、「Ｓｔａｔｅ Ｃｈａｎｇｅ」信号によって切り替え、ＣＭＯＳインバータ回路の電源端子Ｖｄｄへ接続している。例えば、Ｖｄｄ１がＣＭＯＳ回路を高速モードで動作させるための電圧、Ｖｄｄ２がＣＭＯＳ回路を低消費電力モードで動作させるための電圧であった場合、動作速度消費電力設定回路の出力Ｖｄｄは、「Ｓｔａｔｅ Ｃｈａｎｇｅ」信号が入力されるごとに、高速モード（Ｖｄｄ１）と低消費電力モード（Ｖｄｄ２）に切り替わる。これにより、ＣＭＯＳインバータ回路の電圧振幅が変化し、動作速度と消費電力が同様に制御される。この例では、ダブルゲートＭＯＳトランジスタを用いる回路構成を示しているが、他の回路構成の例として、図１１（ａ）および図１１（ｂ）のように、ＳＯＩ構造またはバルク構造のＭＯＳ型トランジスタの電源電圧を変化させる回路構成でも良い。

次に、再構成可能集積回路の具体的な一例としてＦＰＧＡを用いた構成の実施例について説明する。図１２は、アイランドスタイルＦＰＧＡの概略図である。ＦＰＧＡは主に中心部の再構成可能論理回路ブロックのＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）タイル、周辺部の入出力回路ブロックのＩＯＢ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｌｏｃｋ）タイル、空回路ブロックのＮＵＬＬタイルの３種類で構成される。図１３にＣＬＢタイルの基本構造を示している。ＣＬＢタイルは、縦方向の回路用配線チャネルおよび横方向の回路用配線チャネルおよび論理機能を構成する再構成可能論理回路ＣＬＢおよびこれら２つの回路用配線チャネルと再構成可能論理回路（ＣＬＢ）との接続を行うスイッチ回路ブロックＳＢ（Ｓｗｉｔｃｈ Ｂｌｏｃｋ）から構成される。図１４は、ＩＯＢタイルの基本構造の一例を示す図である。縦方向の回路用配線チャネルおよび横方向の回路用配線チャネルとチップ外部との入出力を行う入出力回路ブロックＩＯＢおよび前記２つの回路用配線チャネルと入出力回路ブロックＩＯＢとの接続を行うスイッチ回路ブロックＳＢから構成される。図１５に、空回路ブロックのＮＵＬＬタイルの基本構造の一例を示している。縦方向の回路用配線チャネルおよび横方向の回路用配線チャネルおよび前記２つの回路用配線チャネルとの接続を行うスイッチ回路ブロックＳＢのみから構成される。

図１６に一般的な再構成可能論理回路ＣＬＢの基本構造例を示す。再構成可能論理回路ＣＬＢは基本論理回路要素ＢＬＥ（Ｂａｓｉｃ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）およびローカルマルチプレクサＬＭＵＸ（Ｌｏｃａｌ Ｍｕｌｔｉｐｌｅｘｅｒ）および入力信号マルチプレクサＩＭＵＸ（Ｉｎｐｕｔ Ｍｕｌｔｉｐｌｅｘｅｒ）および出力信号マルチプレクサＯＭＵＸ（Ｏｕｔｐｕｔ Ｍｕｌｔｉｐｌｅｘｅｒ）から構成される。基本論理回路要素ＢＬＥは、図４および図５における再構成可能集積回路の回路構成回路１５に相当し、一般的な構造は、図１７に示されるようなルックアップテーブル（ＬＵＴ）およびフリップフロップ（Ｄ−ＦＦ）を有する論理ゲートを構成する回路である。ローカルマルチプレクサＬＭＵＸは、それぞれの基本論理回路要素ＢＬＥ間および入力信号マルチプレクサＩＭＵＸと基本論理回路要素ＢＬＥを結線するスイッチ回路、入力信号マルチプレクサＩＭＵＸはスイッチ回路ブロックＳＢからの入力を結線するスイッチ回路、出力信号マルチプレクサＯＭＵＸはスイッチ回路ブロックＳＢへの出力を結線するスイッチ回路である。

図１８に一般的なスイッチ回路ブロックＳＢの基本構造例を示す。スイッチ回路ブロックＳＢは複数のスイッチマトリックスＳＭ（Ｓｗｉｔｃｈ Ｍａｔｒｉｘ）から構成されており、各スイッチマトリックスＳＭは縦方向回路用配線チャネルおよび横方向回路用配線チャネルおよび再構成可能論理回路ブロックＣＬＢまたは入出力回路ブロックＩＯＢを結線するスイッチ回路から構成される。

図１９は、本発明における再構成可能論理回路ブロックＣＬＢタイルの基本構造例を示す。縦方向の回路用配線チャネルおよび横方向の回路用配線チャネルおよび論理機能を構成する再構成可能論理回路ブロックＣＬＢおよび前記２つの回路用配線チャネルと再構成可能論理回路ブロックＣＬＢとの接続を行うスイッチ回路ブロックスイッチ回路ブロックＳＢおよび縦方向パワー用配線チャネルおよび横方向パワー用配線チャネルおよび前記２つのパワー用配線チャネルと、再構成可能論理回路ブロックＣＬＢとスイッチ回路ブロックＳＢとの接続を行う電力配線スイッチ回路ブロックＰＳＢ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ Ｂｌｏｃｋ）からなる。図１３の再構成可能論理回路ブロックＣＬＢタイルと比べて、状態変化信号（Ｓｔａｔｅ Ｃｈａｎｇｅ信号）を伝送する電力配線スイッチ回路ブロックＰＳＢが追加されており、再構成可能論理回路ブロックＣＬＢから発せられた状態変化信号は、電力配線スイッチ回路ブロックＰＳＢおよびパワー用配線チャネルを介し、ＦＰＧＡ全体に送信することができ、電力配線スイッチ回路ブロックＰＳＢに到着した状態変化信号はスイッチ回路ブロックＳＢおよび再構成可能論理回路ブロックＣＬＢへ送信される。

図２０および図２１は、本発明における再構成可能論理回路ブロックＣＬＢの基本構造例を示す図である。図１６に示した再構成可能論理回路ブロックＣＬＢと比較すると、各基本論理回路要素ＢＬＥの出力が１本追加され、それらは電力配線スイッチ回路ブロックＰＳＢと接続されている供給電力出力マルチプレクサＰＯＭＵＸ（Ｐｏｗｅｒ Ｏｕｔｐｕｔ Ｍｕｌｔｉｐｌｅｘｅｒ）へ接続されている。また、電力配線スイッチ回路ブロックＰＳＢからの状態変化信号を受け取る供給電力入力マルチプレクサＰＩＭＵＸ（Ｐｏｗｅｒ Ｉｎｐｕｔ Ｍｕｌｔｉｐｌｅｘｅｒ）を備え、供給電力入力マルチプレクサＰＩＭＵＸで選択された状態変化信号は動作速度消費電力設定回路へ送られ、図２０の場合は、再構成可能論理回路ブロックＣＬＢ全体の動作モードを制御し、図２１の場合は、再構成可能論理回路ブロックＣＬＢ内の要素ごとに動作モードの制御が行われる。図２０および図２１においては、２つの動作速度と消費電力の制御方法を示したが、これに固定する必要はなく様々な範囲で制御することもできる。

図２２および図２３は、本発明におけるスイッチ回路ブロックＳＢの基本構造例を示す図である。スイッチ回路ブロックＳＢは、複数のスイッチマトリックスＳＭおよび電力配線スイッチ回路ブロックＰＳＢから状態変化信号を受け取る供給電力入力マルチプレクサＰＩＭＵＸおよび動作速度消費電力設定回路から構成され、各スイッチマトリックスＳＭは、縦方向回路用配線チャネルおよび横方向回路用配線チャネルおよび再構成可能論理回路ブロックＣＬＢまたは入出力回路ブロックＩＯＢを結線するスイッチ回路から構成される。供給電力入力マルチプレクサＰＩＭＵＸで選択された状態変化信号は動作速度消費電力設定回路へ送られる。図２２の場合は、ＳＢ全体の動作モードを制御し、図２３の場合は、ＳＢ内のＳＭごとに動作モードの制御が行われる。図２２および図２３では、２つの動作速度と消費電力の制御方法を示したが、これに固定する必要はなく様々な範囲で制御することもできる。

図２４は、本発明における電力配線スイッチ回路ブロックＰＳＢの基本構造例を示す。電力配線スイッチ回路ブロックＰＳＢは複数の電力配線スイッチマトリックスＰＳＭ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ Ｍａｔｒｉｘ）から構成され、各電力配線スイッチマトリックスＰＳＭは縦方向パワー用配線チャネルおよび横方向パワー用配線チャネルおよび再構成可能論理回路ブロックＣＬＢまたはスイッチ回路ブロックＳＢを結線するスイッチ回路から構成される。

図２５は、本発明におけるもう一つの再構成可能論理回路ブロックＣＬＢタイルの基本構造例を示す図である。縦方向の回路用配線チャネルおよび横方向の回路用配線チャネルおよび論理機能を構成する再構成可能論理回路ブロックＣＬＢおよび前記２つの回路用配線チャネルと再構成可能論理回路ブロックＣＬＢとの接続を行うスイッチ回路ブロックＳＢからなる。状態変化信号（Ｓｔａｔｅ Ｃｈａｎｇｅ信号）はスイッチ回路ブロックＳＢおよび回路用配線チャネルを介してＦＰＧＡ全体に送信することができ、また、スイッチ回路ブロックＳＢに到着した状態変化信号は再構成可能論理回路ブロックＣＬＢへ送信される。

図２６および図２７は、本発明におけるもう一つの再構成可能論理回路ブロックＣＬＢの基本構造例を示す。図１６に示した再構成可能論理回路ブロックＣＬＢと比較すると、スイッチ回路ブロックＳＢからの状態変化信号を受け取る供給電力入力マルチプレクサＰＩＭＵＸを備え、供給電力入力マルチプレクサＰＩＭＵＸで選択された状態変化信号は動作速度消費電力設定回路へ送られ、図２６の場合は、再構成可能論理回路ブロックＣＬＢ全体の動作モードを制御し、図２７の場合は、再構成可能論理回路ブロックＣＬＢ内の要素ごとに動作モードの制御が行われる。図２６および図２７においては、２つの動作速度と消費電力の制御方法を示したが、これに固定する必要はなく様々な範囲で制御することもできる。

図２８および図２９は、本発明におけるもう一つのスイッチ回路ブロックＳＢの基本構造例を示す。スイッチ回路ブロックＳＢは複数のスイッチマトリックスＳＭおよびスイッチマトリックスＳＭから出力される状態変化信号（Ｓｔａｔｅ Ｃｈａｎｇｅ信号）を受け取る供給電力入力マルチプレクサＰＩＭＵＸおよび動作速度消費電力設定回路から構成され、各スイッチマトリックスＳＭは縦方向回路用配線チャネルおよび横方向回路用配線チャネルおよび再構成可能論理回路ブロックＣＬＢまたは入出力回路ブロックＩＯＢを結線するスイッチ回路から構成される。供給電力入力マルチプレクサＰＩＭＵＸで選択された状態変化信号は、動作速度消費電力設定回路へ送られ、図２８の場合は、スイッチ回路ブロックＳＢ全体の動作モードを制御し、図２９の場合は、スイッチ回路ブロックＳＢ内のスイッチマトリックスＳＭごとに動作モードの制御が行われる。図２８および図２９においては、２つの動作速度と消費電力の制御方法を示したが、これに固定する必要はなく様々な範囲で制御することもできる。

図３０および図３１は、本発明におけるもう一つのＣＬＢタイルの基本構造例を示す図である。図３０においては、図１９の再構成可能論理回路ブロックＣＬＢタイルと比較すると、電力配線スイッチ回路ブロックＰＳＢからの状態変化信号が再構成可能論理回路ブロックＣＬＢではなく、直接に供給電力入力マルチプレクサＰＩＭＵＸを介して動作速度消費電力設定回路へ接続されている。図３１においては、図２５の再構成可能論理回路ブロックＣＬＢタイルと比較すると、スイッチ回路ブロックＳＢからの状態変化信号が再構成可能論理回路ブロックＣＬＢではなく、直接に供給電力入力マルチプレクサＰＩＭＵＸを介して動作速度消費電力設定回路へ接続されている。これによってタイル単位で動作モードの制御が行われる。

図３２は、本発明における基本論理回路要素ＢＬＥの構造の一例を示す図である。図３２（ａ）は、図１７に示される基本論理回路要素ＢＬＥの最後段（２入力マルチプレクサ）の後にデマルチプレクサを挿入することによって、通常のデータ信号または状態変化信号（Ｓｔａｔｅ Ｃｈａｎｇｅ信号）を出力することができる。図３２（ｂ）は、図１７に示される基本論理回路要素ＢＬＥのＤ−ＦＦの後段に、図６（ａ）に示される状態検出回路を組み込んだものであり、図３２（ｂ）中のメモリ（ＳＲ）によって、状態検出回路を活性化もしくは切り離すことができる。これら図３２（ａ）および図３２（ｂ）の基本論理回路要素ＢＬＥを、図２０や図２１に示す再構成可能論理回路ブロックＣＬＢの基本論理回路要素ＢＬＥとして適用することにより、状態検出回路をＦＰＧＡで実現することができる。

図３３は、図２０もしくは図２１の再構成可能論理回路ブロックＣＬＢの基本論理回路要素ＢＬＥに図３２（ａ）の基本論理回路要素ＢＬＥを適用した再構成可能論理回路ブロックＣＬＢを示す図である。なお、図の簡単化のため供給電力入力マルチプレクサＰＩＭＵＸおよび動作速度消費電力設定回路に関する図は削除して記載している。

図３４は、図３３の再構成可能論理回路ブロックＣＬＢにおいて、図６（ａ）と等価な信号状態検出回路を実現する方法を説明する図である。データが通過したパスは実線矢印で示し、クロックが通過したパスは破線矢印で示している。図３４において「Ａ」点の部分は、図６（ａ）における初めの「Ｄａｔa Ｉｎ」信号が入力されたＤ−ＦＦに相当し、クロックの立下りで状態変化を読み取り「Ｂ」点から「Ｄａｔａ Ｏｕｔ」としてＳＢへデータが出力され、同時に「Ｃ」点のルックアップテーブル（ＬＵＴ）では、データをそのままの状態で通過するように設定され、「Ｄ」点のＤ−ＦＦへ「Ａ」点の出力がそのまま到着し、クロックの立ち上がりのタイミングで、「Ａ」点の出力が保持される。「Ｄ」点のＤ−ＦＦの出力は、一世代前の「Ａ」点のＤ−ＦＦの出力を保持していることから、「Ｄ」点のＤ−ＦＦの出力と「Ａ」点のＤ−ＦＦの出力の排他的論理和を「Ｅ」点のＬＵＴでとり、「Ｆ」点のデマルチプレクサにより、供給電力出力マルチプレクサＰＯＭＵＸへ出力を切り替えることによって、「Ｇ」点から状態変化信号（Ｓｔａｔｅ Ｃｈａｎｇｅ信号）を出力することができる。

図３５は、図２０もしくは図２１の再構成可能論理回路ブロックＣＬＢの基本論理回路要素ＢＬＥに図３２（ｂ）の基本論理回路要素ＢＬＥを適用した再構成可能論理回路ブロックＣＬＢを示す図である。なお、図の簡単化のため供給電力入力マルチプレクサＰＩＭＵＸおよび動作速度消費電力設定回路に関する図は削除して記載している。

図３６は、図３５の再構成可能論理回路ブロックＣＬＢにおいて、図６（ａ）と等価な信号状態変化検出回路を実現する方法を説明する図である。「Ｈ」点のメモリ（ＳＲ）の出力をオン状態にすることによって、図６（ａ）と同等の信号状態検出回路が１つのＢＬＥ内で構成されて、供給電力出力マルチプレクサＰＯＭＵＸを介して状態変化信号（Ｓｔａｔｅ Ｃｈａｎｇｅ信号）が出力される。

本発明による再構成可能論理回路は、ＦＰＧＡなどの再構成可能集積回路をひとつのコアとして有するシステムＬＳＩや、それらの主要な応用分野である、モバイル端末、デジタル家電、通信機器、サーバ、ストレージ、スーパーコンピュータに利用できる。

Claims (14)

1. 回路構成情報により論理関数を演算する回路を構成する複数の回路構成回路と、
   前記回路構成回路の間を接続する回路配線回路と、
   前記回路構成回路または前記回路配線回路の内部信号の変化を検出する信号状態検出回路と、
   前記信号状態検出回路により検出された状態変化信号を前記回路構成回路または前記回路配線回路に伝送する状態変化配線回路と、
   前記回路構成回路または前記回路配線回路の部分回路ごとに前記状態変化信号に基づいて電界効果トランジスタの動作特性を設定する動作速度設定回路と、
   を備えることを特徴とする再構成可能集積回路。
2. 請求項１に記載の再構成可能集積回路において、
   前記回路構成回路または前記回路配線回路は、部分回路ごとにトランジスタの動作特性を設定する動作速度設定回路を備えたフィールドプログラマブルゲートアレイである
   ことを特徴とする再構成可能集積回路。
3. 請求項１または２に記載の再構成可能集積回路において、
   前記信号状態検出回路が回路構成回路によって生成される
   ことを特徴とする再構成可能集積回路。
4. 請求項１または２に記載の再構成可能集積回路において、
   前記信号状態検出回路があらかじめ再構成可能集積回路に実装されており、前記信号状態検出回路の活性化は回路構成情報に基づいて設定される
   ことを特徴とする再構成可能集積回路。
5. 請求項３または４に記載の再構成可能集積回路において、
   信号状態検出回路の生成位置、あるいは、信号状態検出回路のどこを活性化するか否かは、再構成可能集積回路の設定ソフトウェアによって設定される
   ことを特徴とする再構成可能集積回路。
6. 請求項３または４に記載の再構成可能集積回路において、
   信号状態検出回路の生成位置、あるいは、信号状態検出回路のどこを活性化するか否かは、ユーザによりデザインされた論理機能に基づいて設定される
   ことを特徴とする再構成可能集積回路。
7. 請求項１または２に記載の再構成可能集積回路において、
   電界効果トランジスタの動作特性は、電界効果トランジスタのしきい値電圧の変更によって制御される
   ことを特徴とする再構成可能集積回路。
8. 請求項１または２に記載の再構成可能集積回路において、
   電界効果トランジスタの動作特性は、電源電圧によって制御される
   ことを特徴とする再構成可能集積回路。
9. 請求項１または２に記載の再構成可能集積回路において、
   状態変化配線回路は、前記回路配線回路とは独立に設ける
   ことを特徴とする再構成可能集積回路。
10. 請求項１または２に記載の再構成可能集積回路において、
    状態変化配線回路は、前記回路配線回路を用いて構成される
    ことを特徴とする再構成可能集積回路。
11. 請求項１または２に記載の再構成可能集積回路において、
    信号状態検出回路が出力した状態変化信号は、パルス信号である
    ことを特徴とする再構成可能集積回路。
12. 請求項１または２に記載の再構成可能集積回路において、
    動作速度設定回路は、トランジスタの動作特性を１つ以上保持できる動作モード記憶装置を有しており、前記動作モード記憶装置の内容によって部分回路の動作速度と消費電力を決定する
    ことを特徴とする再構成可能集積回路。
13. 請求項１２に記載の再構成可能集積回路において、
    動作速度消費電力設定回路の動作モード記憶装置の出力は、パルス状の状態変化信号によって切り替えられる１つ以上のフリップフロップ回路で構成される
    ことを特徴とする再構成可能集積回路。
14. 請求項１２に記載の再構成可能集積回路において、
    動作速度消費電力設定回路の動作モード記憶装置の出力は、パルス状の状態変化信号によって切り替えられるものであり、二つ以上のランダムアクセスメモリまたは二つ以上のシフトレジスタに記憶された動作モードをパルスによって切り替える
    ことを特徴とする再構成可能集積回路。

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