JPWO2009119799A1 - ループ素子及びノイズ解析装置 - Google Patents

Abstract

シリコン基板経由のノイズを抑制できる半導体プロセスで製造可能なシールド構造体付ループ素子を得る。ループ素子は、基板上に形成された第１極性の第１のウェルと、第１のウェルの下に形成された第２極性のディープウェルと、ディープウェル上に形成され、ディープウェルの外周を周回するリング状の第２極性の第２のウェルと、ディープウェル及び第２のウェルにより囲まれる島状の領域に形成された第１極性の第３のウェルと、第３のウェルよりも上層に形成され、第３のウェルより外形寸法が小さいループ状の導体と、第２のウェルをバイアス電源に接続する第１の経路と、を備える。第２のウェルとディープウェルとが相互に電気的に接続される。

Description

本発明は、シリコン基板内のグランドを伝導するノイズの影響を排除した磁界計測用のループ素子及びノイズ解析装置に関する。

ＩＣ（集積回路）やＩＣパッケージレベルでの集積密度が高くなり、高速化および高周波化が進展するにしたがい、ＩＣ内部に搭載されている回路や配線、インタポーザ上の配線などから生じる電磁ノイズが、他の回路やＩＣに影響を及ぼすことがある。このような電磁ノイズは電磁干渉の発生および電磁妨害による性能低下の原因となり、ＩＣの動作速度の向上、微細化、無線（ＲＦ）回路の混載などが進むにつれ、顕在化しつつある。

上記のようにＩＣから発生するノイズの評価法として、ＩＣや配線から漏洩する磁界を計測し、磁界を発生させる回路を特定したり、その磁界から高周波電流を求めてノイズ発生源や伝搬経路の探査を行ったりする方法が知られている。

例えば、特許文献１には、磁界計測に利用される磁界センサをＩＣチップに組み込んだ試験装置の例が記載されている。この特許文献１では、ＩＣチップ上に、ＬＳＩ（大規模集積回路）内の他の回路から孤立したループ状の配線からなるアンテナを形成し、ＩＣチップ内部で発生する高周波の電磁放射ノイズを測定するものである。このようなアンテナを複数個配置することにより、容易に電磁放射ノイズの発生源を知ることができるとされている。

更に、特許文献１は、アンテナであるループ状の配線が測定対象のトランジスタ素子などの素子の上部に設置されており、素子周辺の磁界を検出して、素子から漏洩するノイズの大きさを判定するようになっている。

又、特許文献２は、アンテナと半導体集積回路とを一体化した半導体装置に係るものである。特許文献３は、ループ状の磁気センサに関するものである。特許文献４はアンテナコイル下に金属薄膜を形成させるものである。特許文献５は、電源回路用半導体に係るものである。特許文献６は、半導体基板上に小型アンテナ回路を備えた半導体装置である。特許文献７及び８は、極性の異なる半導体を接合してノイズ干渉を防止する回路を形成するものである。
特開平１１−１０３０１８号公報 特開２００２−０７６２７８号公報 特開２００４−０６９３３７号公報 特開２００６−０２４８１７号公報 特開２００３−１９７７９１号公報 特開２００７−１８９４９９号公報 特開平０６−０５３３１１号公報 特開平０７−０５８２８９号公報

しかしながら、特許文献１の磁界計測に利用される磁界センサをＩＣチップに組み込んだ試験装置では、ノイズ発生源の探査に有用であるもの、回路の集積度が高くなるとノイズが伝播してくる経路を特定するのが困難になるという課題がある。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスなどの半導体プロセスは微細化が進展しているため、ＬＳＩ（Large Scale Integration）チップ内部の集積度も高くなっており、素子や半導体ＩＰ（intellectual property）間の距離も近接してきている。また、ループ状の配線をシリコン基板に近いメタル層を使って形成した場合、シリコン基板のグランドが接近する。このため、ループ状の配線は、真下にある素子からの磁界、隣接した素子からの磁界、シリコン基板上のグランド層を経由する伝導性ノイズが発生する磁界、ＬＳＩチップ外部から到来する磁界などが合成された磁界を検出してしまう。

特にシリコン基板経由の伝導性ノイズについては、アンテナとは離れた位置にある回路素子によるノイズがループ素子周辺で磁界を発生し、大きなノイズとして観測されてしまう可能性もある。この場合、各ループ状配線の出力のみを観測する測定法では、誤った位置にある素子をノイズ発生源として判定してしまうことも起こりうる。

ループ状配線には、製造上の課題もある。ループ状配線をメタル配線で形成した場合、ループ状配線近傍およびループの内部は、他の配線や回路を配置しないのが理想である。ところが、半導体の微細プロセスを使うと、基板表面の段差をなくすための平坦化処理を行う際に、配線が切断される可能性がある。これを回避するためにループ内部にダミーメタルと呼ばれる導体片を配置し、導体密度を一定の数値内に保つことが必要となるが、ダミーメタルを配置すると、ループ内部が導体で埋まってしまい、磁界がループ面を通過するのを妨害してしまう。

特許文献２は、アンテナ線とは別に別途第２、第３のウェルを備えるものではなく、特許文献３及び４は、シールドが半導体基板上のウェルで形成されておらず、特許文献５〜８は、ループ状の導体の下に、当該ループ状の導体よりも大きな第３のウェルを有していない。

このため、上記特許文献２〜８の発明は、伝導性ノイズの遮断が十分ではないという問題点がある。

本発明は上記に鑑みてなされたもので、ＬＳＩチップ内部に設置することができ、シリコン基板内のグランドを伝導するノイズの影響を排除した磁界計測用のループ素子及びノイズ解析装置を得ることを目的とする。

上述の課題を解決するため、本発明に係るループ素子は、基板上に形成された第１極性の第１のウェルと、前記第１のウェルの下に形成された第２極性のディープウェルと、前記ディープウェル上に形成され、前記ディープウェルの外周を周回するリング状の第２極性の第２のウェルと、前記ディープウェル及び前記第２のウェルにより囲まれる島状の領域に形成された第１極性の第３のウェルと、前記第３のウェルよりも上層に形成され、前記第３のウェルより外形寸法が小さいループ状の導体と、前記第２のウェルをバイアス電源に接続する第１の経路と、を備え、前記第２のウェルと前記ディープウェルとが相互に電気的に接続されることを特徴とする。

上述の課題を解決するため、本発明に係るノイズ解析装置は、上述のループ素子と、該ループ素子とは独立して設けられたループ状導体と、前記ループ素子及び前記ループ状導体の端子の電圧を、それぞれ検出する計測装置と、前記ループ素子の端子に誘起される電圧の測定値と、前記ループ状導体の端子に誘起される電圧の測定値との差を求める演算を行う解析回路と、を有することを特徴とする。

本発明によれば、第１のウェルの下に形成された第２極性のディープウェルと、このディープウェル上に形成されたリング状の第２極性の第２のウェルとをバイアス電源に接続することで、基板上に形成された第１極性の第１のウェルと、ディープウェル及び第２のウェルにより囲まれる島状の領域に形成された第１極性の第３のウェルとを電気的に分離し、第３のウェルに伝導性のノイズ電流が直接流れこむことを阻止できるので、ＬＳＩチップ内部に設置することができ、シリコン基板内のグランドを伝導するノイズの影響を排除した磁界計測用のループ素子を得ることができ、更にこのループ素子を用いたノイズ解析装置を得ることができる。

本発明の第１の実施の形態に係るループ素子が搭載されるＬＳＩチップを有するＳｉＰの断面図である。 本発明の第１の実施の形態に係るループ素子を搭載したＬＳＩチップの上面図である。 図２ａのＡ−Ａ’断面図である。 本発明の第１の実施の形態に係るループ素子を搭載したＬＳＩチップの上面図である。 図３のＢ−Ｂ’断面図である。 本発明の第２の実施の形態に係るループ素子を搭載したＬＳＩチップの上面図である。 図５のＢ−Ｂ’断面図である。 本発明の第３の実施の形態に係るループ素子を説明する図である。 本発明の第４の実施の形態に係るループ素子を説明する図である。 本発明の第５の実施の形態に係るループ素子を用いたノイズ解析装置の構成図である。 本発明の第６の実施の形態に係るループ素子を用いたオンチップアンテナを説明する図である。

符号の説明

１ａ、１ｂ ＬＳＩチップ
２ａ、２ｂ パッド
３ ボール
４ａ、４ｂ、４ｃ 半導体ＩＰ
５ ノイズ発生源
６ａ、６ｂ 伝導性ノイズ伝搬経路
７ａ、７ｂ 電磁ノイズ伝搬経路
８ 電磁ノイズ伝搬経路
９ 伝導性ノイズ伝搬経路
１０ グランド層
１１ ループ素子
１２ 測定回路
１３ シールド材
１４ ダミーメタル
１５ 保護膜
２０ Ｐ−ｗｅｌｌ（第１極性の第１のウェル）
２１ Ｎ−ｗｅｌｌリングパターン（リング状の第２極性の第２のウェル）
２２ ディープＮ−ｗｅｌｌ（第２極性のディープウェル）
２３ Ｐ−ｗｅｌｌ（第１極性の第３のウェル）
２４ ループ配線
２５ リード
２６ シールドパターン
２７ ビア
２８ グランド配線
２９ バイアス電源配線
３０ パッド
３１ ウェルコン
３２ コンタクト
４１ ダミーメタル
４２ ダミーメタル
４３ 開口部
４４ ダミーメタル
５０ ループアンテナ
５１ ループアンテナ
５２ 解析回路
６０ ループ素子

次に、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るループ素子が搭載されるチップを有するＳｉＰ（system in package）の断面図である。この図１に示すＳｉＰでは、２つのＬＳＩチップ１ａ、１ｂを有し、その内のＬＳＩチップ１ａ上にＬＳＩチップ１ｂが、それぞれに設けたパッド２ａ、２ｂ及びそのパッド２ａ、２ｂ間に配置したボール３を介して、積層されている。

このうち、ＬＳＩチップ１ａ内部には、複数の半導体ＩＰ４ａ、ＩＰ４ｂが形成される。その内、半導体ＩＰ４ａ内には、ノイズ発生源５となる回路が配置されている。又、ＬＳＩチップ１ａ内部には、伝導性ノイズ及び電磁ノイズが伝搬する経路として、それぞれ伝導性ノイズ伝搬経路６ａ、６ｂ及び電磁ノイズ伝搬経路７ａ、７ｂが形成される。

ＬＳＩチップ１ａ内部の伝導性ノイズ伝搬経路６ａ、６ｂ及び電磁ノイズ伝搬経路７ａ、７ｂに係るノイズは、半導体ＩＰとよばれる電子回路の機能ブロックライブラリ内又は同一ＬＳＩチップ１ａ上にレイアウトされた半導体ＩＰ４ａと半導体ＩＰ４ｂとの間で生じる電磁障害（ＥＭＩ）であり、システム内障害（intra-system interference）に相当する。ここで、伝導性ノイズ伝搬経路６ａ、６ｂは、グランド経由の伝導性ノイズの伝搬経路であり、電磁ノイズ伝搬経路７ａ、７ｂはオンチップ回路間における電磁ノイズの伝搬経路である。

同様に、ＬＳＩチップ１ａ、１ｂの間には、電磁ノイズ及び伝導性ノイズが伝搬する経路として、それぞれ電磁ノイズ伝搬経路８及び伝導性ノイズ伝搬経路９が形成される。この電磁ノイズ伝搬経路８及び伝導性ノイズ伝搬経路９で生じる電磁障害は、ＬＳＩチップ１ａとＬＳＩチップ１ｂとを各々独立したシステムと見なせば、システム間障害（inter-system interference）に相当する。なお、電磁ノイズ伝搬経路８は、ＬＳＩチップ１ａ、１ｂ間の空間を経由した電磁ノイズの伝搬経路であり、伝導性ノイズ伝搬経路９は、ＬＳＩチップ１ａ、１ｂ間の伝導性ノイズの伝搬経路である。

ここで、ＬＳＩチップ１ａ、１ｂで電磁障害による特性劣化が生じた場合、ノイズの特性や伝搬経路を明らかにすることが必要となる。概略的な説明をすると、電界、磁界により空間を経由して結合する電磁ノイズ伝搬経路７ａ、７ｂに係るノイズ、シリコン基板上のグランド導体１０を経由する伝導性ノイズ伝搬経路６ａに係るノイズ及びＩＰ間を接続する配線を伝導する伝導性ノイズなどがある。そのため、これらのノイズの種類や伝搬経路によって異なる対策が、ＬＳＩの設計段階で選択されなければならない。

例えば、伝導性ノイズ伝搬経路６ａによる伝導性ノイズは、ＬＳＩチップ１ａの基板上に設けたグランド層１０を経由したものである。このため、その伝導性ノイズを抑制する対策として、影響を受けやすい半導体ＩＰ４ｂをノイズ発生源５から遠い位置にレイアウトするなどの設計手法が選択される。

また、伝導性ノイズ伝搬経路６ｂによる伝導性ノイズには、非図示の電源またはグランド配線を経由したものが考えられる。このため、その伝導性ノイズを抑制する対策として、電源、グランド配線を電気的にデカップリングするなどの設計手法が選択される。

電磁ノイズ伝搬経路８、７ｂによる電磁ノイズは、チップ１ａの外部に漏洩した電磁界が半導体ＩＰ４ｃ、４ｂに結合したものである。このため、その電磁ノイズを抑制する対策として、影響を受けやすい半導体ＩＰを距離的に離した位置にレイアウトしたり、シールド材１３をＬＳＩチップ１ａ、１ｂに挿入したりするなどの設計手法が選択される。特に、シールド材１３を通過する電磁ノイズ伝搬経路７ｂの磁界を測定するためには、ループ素子をＬＳＩチップ１ａ内部に設置することが必要となる。

図２ａ、２ｂは、本実施の形態に係るループ素子をＬＳＩチップ１ａ内に設置した場合の例であり、図２ｂは、図２ａのＡ−Ａ’断面図である。ＬＳＩチップ１ａ内部で発生し伝播する電磁ノイズ伝搬経路７ａ、７ｂと、伝導性ノイズ伝搬経路６ａとに係るノイズを分離して測定するためのループ素子１１が、半導体プロセスを使って形成されている。なお、ＬＳＩチップ１ａの表面は、パッド２ａ以外は、保護膜１５で覆われている。

このループ素子１１は、メタル配線であり、半導体ＩＰ４ａに隣接して形成される。ループ素子１１を磁界が貫くと、ループ素子１１両端に磁界の変化の大きさに比例した電圧が生じ、測定される。ここで、ループ素子１１は、ノイズ発生源５とはメタル配線で直接接続されておらず、独立した素子となっている。

ループ素子１１が検出する磁界として、伝導性ノイズ伝搬経路６ａ、電磁ノイズ伝搬経路７ａ、電磁ノイズ伝搬経路７ｂ経由の磁界が考えられる。伝導性ノイズ伝搬経路６ａによる磁界とは、グランド層１０上を伝導したノイズ電流がループ素子１１付近で生じる磁界である。電磁ノイズ伝搬経路７ａによる磁界とは、ノイズ発生源５が発生し、ＬＳＩチップ１ａ内部で伝搬してループ素子１１に到達する磁界である。電磁ノイズ伝搬経路７ｂによる磁界とは、ＬＳＩチップ１ａ表面から一旦外部に出てからループ素子１１に到達する磁界である。

半導体製造プロセスの設計ルールによれば、メタル層配線を使ってループ素子１１を形成した場合、ＬＳＩチップ１ａ表面とループ素子１１との間の距離ｄ２に比べて、グランド層１０とループ素子１１間の距離ｄ１の方が小さい値になる。この場合、ｄ１は、ｄ２の数分の１から１０分の１程度の値である。従って、ループ素子１１では、伝導性ノイズ伝搬経路６ａを伝搬する伝導性ノイズとしてのノイズ電流に発生する磁界成分が強く観測されないように、伝導性ノイズを低減する機能をループ素子１１に持たせることが必要となる。

このようなループ素子１１の構造例を、図３及び図４を使って説明する。図３は、ＬＳＩチップ１ａを上から見た図であり、図４は、図３のＢ−Ｂ’断面図である。図２ａでは、ループ素子１１内部にダミーメタル１４が配置されている場合を示しているが、図３、４では、便宜上、省略している。

図３及び図４は、シールド構造体付のループ素子であり、グランド層１０経由のノイズがループ素子直下に回り込んで磁界を発生させ、ループ素子の出力に影響を与えることを抑制することが可能とする構造となっている。

ここでいうループ素子とは、ループ状の導体を構成するループ配線２４及びその両端に接続されるリード２５と、パッド３０と、シールド構造体とからなり、メタル配線により形成されている。ループ配線２４及びリード２５で構成されるループ状の導体の２つの端子は、それぞれパッド３０と接続され、ループ配線２４に誘起された電圧を、リード２５からパッド３０を介して、ＬＳＩチップ１ａ外部で測定することが可能である。このため、適切な磁界校正手法を適用すれば、ループ配線２４のループ面内で生じた磁界を電圧から求めることができる。

次に、シールド構造体について説明する。シールド構造体とは、ＬＳＩチップ１ａの基材であるシリコン基板上のウェル構造およびメタル層に形成されているパッド３０、グランド配線２８などの接続素子からなる。

グランド層１０は、シリコン基板上の第１極性からなる第１のウェルで形成される。第１極性の第１のウェルとしては、Ｐ型の半導体が使用されることが多い。本実施の形態では、この第１極性の第１のウェルを、Ｐ型ウェル（以下、「Ｐ−ｗｅｌｌ」と略記する。）２０で構成する。このＰ−ｗｅｌｌ２０は、ループ素子以外の回路と共通のグランドであるため、伝導性ノイズ伝搬経路６ａに示すノイズの回り込みの経路を与えることとなる。

この回り込みの経路を絶つために、異種電源の供給を行うために使われている第１のウェルとは極性が異なる第２極性のディープウェルを利用する。第２極性のディープウェルは、第１極性の第１のウェル下に形成される。本実施の形態では、この第２極性のディープウェルを、Ｎ型ディープウェル（以下、「ディープＮ−Ｗｅｌｌ」と略記する。）１２２で構成する。このディープＮ−Ｗｅｌｌ２２は、第１のウェルであるＰ−ｗｅｌｌ２０下に形成される。

さらに、第１のウェルとは極性が異なり且つディープウェルとは極性が同じ第２極性からなる第２のウェルをループ素子の周囲を周回するようにリング状に形成する。なお、ここでいうリング状の第２極性の第２のウェルには、Ｎ型の半導体が使用されることが多い。本実施の形態では、このリング状の第２極性の第２のウェルをＮ型ウェルリングパターン（以下、「Ｎ−ｗｅｌｌリングパターン」と略記する。）２１で構成する。

図３及び図４は、このＮ−ｗｅｌｌリングパターン２１の例を示す。この第２極性の第２のウェルであるＮ−ｗｅｌｌリングパターン２１は、ディープウェルであるディープＮ−Ｗｅｌｌ２２と相互に電気的に接続され、第１極性の第１のウェルであるＰ−ｗｅｌｌ２０の一部を分離する構造となる。この分離された領域に位置するＰ型ウェル（以下、「Ｐ−ｗｅｌｌ」と略記する。）２３が、第１極性の第３のウェルとなる。このＰ−ｗｅｌｌ２３は、ディープＮ−Ｗｅｌｌ２２上でＮ−ｗｅｌｌリングパターン２１により囲まれる島状に浮いた領域に形成されている。本実施の形態では、ループ状の導体であるループ配線２４及びリード２５は、第３のウェルであるＰ−ｗｅｌｌ２３よりも上層に形成され、Ｐ−ｗｅｌｌ２３より外形寸法が小さい。

Ｎ−ｗｅｌｌリングパターン２１には、コンタクト３２を介して、バイアス電源配線２９が接続される。本実施の形態では、コンタクト３２及びバイアス電源配線２９を含む経路が、第２のウェルであるＮ−ｗｅｌｌリングパターン２１をバイアス電源（非図示）に接続し、そのバイアス電位を与える第１の経路を構成する。Ｎ−ｗｅｌｌリングパターン２１は、Ｐ−ｗｅｌｌ２３とＰ−ｗｅｌｌ２０を電気的に分離する。

したがって、Ｐ−ｗｅｌｌ２３は、周囲のグランドであるＰ−ｗｅｌｌ２０と分離できるので、Ｐ−ｗｅｌｌ２３に伝導性のノイズ電流が直接流れ込むことを阻止できる。このようなディープウェルを使った構造は、異種電源を使う回路のグランドを分離する際に使用されるが、高周波ノイズにも効果があることが報告されている。

ループ素子の感度を増す場合、ループ配線２４の外形寸法が大きくなる。またＬＳＩチップ１ａ中央部で計測する場合、リード２５が長くなる。結果的にＰ−ｗｅｌｌ２３の面積が大きくなると、Ｐ−ｗｅｌｌ２３の各部で電位が異なることが出てくる。これは、プリント基板上のグランドプレーンなどとは異なり、抵抗値が高いためである。また、Ｎ−ｗｅｌｌリングパターン２１の幅を広くできない場合は、Ｐ−ｗｅｌｌ２０とＰ−ｗｅｌｌ２３が電磁気的に結合してしまい、新たなノイズ混入の経路を形成してしまうこともある。

そこで、図３、４に示す通り、Ｐ−ｗｅｌｌ２３には、コンタクト３１を介して、グランド配線２８が接続される。グランド配線２８には、パッド３０が接続される。パッド３０は、ＬＳＩチップ１ａ外部の独立したグランド（非図示）に接続される。本実施の形態では、これらの経路が、第３のウェルを独立したグランドに電気的に接続する第２の経路を構成する。これにより、ＬＳＩチップ１ａ上の回路とは独立したグランドを確保できるので、Ｐ−ｗｅｌｌ２３をグランドとして有効に機能させ、混入した高周波ノイズを外部のグランドに流すことができる。外部のグランドとは、ＬＳＩチップ１ａが実装されるインタポーザやプリント配線板上のグランドプレーンなどが考えられる。

［第２の実施の形態］
図５、６は、本発明の第２の実施の形態に係るループ素子を示す。

これまで述べた第１の実施の形態に係るループ素子におけるディープウェルを使用したシールド構造体により、Ｐ−ｗｅｌｌ２０上を伝搬し、ループ素子に混入するノイズを阻止できる。しかし、ループ配線２４が形成されるメタル層によっては、距離ｄ１が１ミクロン程度となってしまい、グランドに近接してしまうこともある。この場合、電磁気的結合により、Ｐ−ｗｅｌｌ２０がループ配線２４、リード２５に電磁気的に結合してしまい、新たなノイズの回り込み経路を形成してしまう。

そこで、図５、６に示す第２の実施の形態に係るループ素子では、ループ配線２４よりも大きい面積のシールド導体を構成するシールドパターン２６をループ配線２４及びリード２５とＰ−ｗｅｌｌ２３との間に挿入配置し、ループ配線２４及びリード２５に対するＰ−ｗｅｌｌ２０との結合を阻止している。シールドパターン２６は、ループ状の導体であるループ配線２４及びリード２５を覆うように形成されるシールド導体であれば適用可能である。例えば、シールドパターン２６の大きさは、ループ配線２４及びリード２５に比して少なくとも同程度のものであればよい。

シールドパターン２６は、Ｐ−ｗｅｌｌ２３と接続されるコンタクト３２、ビア２７、グランド配線２８を経由して、パッド３０にループ素子とは独立して接続されている。パッド３０は、ボンディングワイヤなどを介してＬＳＩチップ１ａが実装されるインタポーザやプリント基板上に形成されたグランドと接続される。本実施の形態では、これらの経路が、シールド導体を構成するシールドパターン２６をＬＳＩチップ１ａ外部の独立したグランドに電気的に接続する第３の経路を形成する。インタポーザやプリント基板上のグランドはＬＳＩチップ１ａ上の回路のグランドとは独立しているので、高周波ノイズの混入を低減できる。

半導体の微細プロセスでは、プレーンでシールドパターン２６を形成することはできないので、メタル配線をメッシュ状に配置して形成する。メタル配線の間隔を調整することにより、導体密度の調整も可能である。

この第２の実施の形態において、シールドパターン２６とＰ−ｗｅｌｌ２３を電気的に接続すれば、Ｐ−ｗｅｌｌ２３はシールドパターン２６を介して外部のグランドと接続することができる。図６では、Ｐ−ｗｅｌｌ２３とシールドパターン２６を複数のコンタクト３２及びウェルコン３１で相互に接続している。

［第３の実施の形態］
図７は、本発明の第３の実施の形態に係るループ素子を示す。

前述したループ配線２４のように開口部分が多い配線をメタル配線で作成する場合、導体密度についての設計基準への適合が問題となる。これは、ゲート長が９０ｎｍ以下となるような微細プロセスで製造する場合に深刻である。

導体密度を一定の範囲内に保つために図２ｂに示す通りダミーメタル１４を配置するが、不用意に配置するとループ配線内の開口部がダミーメタル１４で埋まってしまうことにより磁界が通過できなくなり、ループ素子の動作を阻害する可能性がある。そこで、ダミーメタルの影響を低く抑えるためのレイアウト設計が必要となる。

例えば、ループ配線２４の外形寸法を１０マイクロメートルから１００マイクロメートル程度とすると、測定対象となるノイズ発生源５なども同程度の距離に配置されていることとなる。この場合、磁界ノイズの発生源がループ素子に非常に近い領域に配置されていることとなり、実効的にループアンテナとして動作するのはループ配線２４のノイズ発生源５に近い一つの辺となる。

そこで、図７に示す第３の実施の形態に係るループ素子は、ループとしての動作への影響が少ない中央部に、ループ配線２４と接続されない導体として長方形状のダミーメタル４１を配置した例である。

図７に示すループ素子では、ループ配線２４とダミーメタル４１の間に開口部４３が存在するため、開口部４３を通過する磁界を検出することが可能である。また、ループ配線２４の外側についても、ループ配線２４の近傍に環状に開口部が存在するようにダミーメタル４２を配置し、ループ配線２４に対する影響を抑えている。ダミーメタル４２は、半導体プロセスによるメタル層の導体配線で構成してもよい。

［第４の実施の形態］
図８は、本発明の第４の実施の形態に係るループ素子を示す。

半導体を製造するための微細プロセスによっては、導体密度の下限と上限が定められている場合がある。ループ配線２４の外形寸法が１００マイクロメートル程度の大きさに及ぶと、図７に示す第３の実施の形態に係るループ素子のように中央部に１個の導体としてダミーメタル４１を環状の開口部４３を介して配置すると、中央部においては導体密度ルールの上限値を守れなくなる可能性がある。そこで、１個の導体でダミーメタルを形成せずに複数の導体で構成する設計を行い、導体密度基準を満足させるテクニックもある。

図８に示す第４の実施の形態に係るループ素子では、導体密度ルールを満足するようにループ状の導体の内部に配置される導体であるダミーメタルを分割し、複数のダミーメタル４４を中央部に配置している。各ダミーメタル４４は、半導体プロセスによるメタル層の導体配線で構成してもよい。

このときに、ループの中央部に向かうほど小さい導体の集合体となるようにすることで、ダミーメタルが集中する中央部の開口率を変化させることができ中央部の導体密度を下げることができる。図８のほかにも、ダミーメタル４４を網目状にするなどの設計法が考えられる。

又、既に述べたように、ループ状の導体の内部に配置される各導体を半導体プロセスによるメタル層の導体配線で構成してもよい。

［第５の実施の形態］
図９は、本発明の第５の実施の形態に係るループ素子を用いたノイズ解析装置の構成図である。

図９に示すノイズ解析装置には、前述したシールド機能を有するループ素子からなるループアンテナ５０と、このようなシールド機能がなく、ループアンテナ５０とは独立して設けられたループ状の導体からなるループアンテナ５１の２種類のループ素子が、ノイズ発生源５の近傍に配置されている。ループアンテナ５０は、既に述べたシールド構造体によりグランド層１０経由のノイズが低減できる機能が付与されている。ループアンテナ５１には、このようなシールド構造体が無く、上記のようなノイズ抑制機能は付与されていない。

ここで、前述した図２ａの伝導性ノイズ伝搬経路６ａによりループアンテナ５０、５１付近で発生する磁界をＨ１（Ａ／ｍ）、電磁ノイズ伝搬経路７ａ、７ｂによる磁界をＨ２（Ａ／ｍ）とする。この場合、各ループアンテナ５０、５１は、ノイズ発生源５から等距離に配置されているので、ループアンテナ５０が検出する磁界は、シールド構造体の存在により伝導性ノイズ伝搬経路による伝導性ノイズが低減されるため、Ｈ２のみとなる一方、ループアンテナ５１が検出する磁界Ｈ３は、シールド構造体が存在しないため、Ｈ１とＨ２の両方、すなわちＨ３＝Ｈ１＋Ｈ２となる。

そこで、ループアンテナ５０の出力電圧をＶ１（Ｖ）＝Ｃａ×Ｈ１、ループアンテナ５１の出力電圧をＶ３（Ｖ）＝Ｃｂ×Ｈ３とし、Ｖ１及びＶ３を測定回路１２により検出する。Ｃａ、Ｃｂは、それぞれループアンテナ５０、５１の磁界と出力電圧とを対応付ける係数である。そして、検出されたループアンテナ５０、５１の各出力電圧の測定値であるＶ１及びＶ３を用いて、解析回路５２で適切な磁界校正の処理を行い、Ｈ３−Ｈ１＝Ｖ１／Ｃａ−Ｖ３／Ｃｂを求めれば、Ｈ２が求まる。

したがって、本実施の形態によれば、伝導性ノイズ伝搬経路６ａによりループアンテナ５０、５１付近で発生する磁界Ｈ１と、電磁ノイズ伝搬経路７ａ、７ｂによる磁界Ｈ２とによる成分が分離でき、Ｈ１、Ｈ２の値を直接求めることが可能となり、各経路による磁界成分を比較し適切なノイズ抑制設計を行うことが可能となる。

以上述べた通り、本実施の形態によれば、シールド構造体を有するループ素子１１を測定対象のノイズ発生源５の横（近傍）に隣接して配置することにより、電磁ノイズ伝搬経路７ａ、７ｂによる磁界と伝導性ノイズ伝搬経路６ａによる磁界を分離できる。これに対し、従来例では、素子の真上に置かれており、分離は困難である。

［第６の実施の形態］
図１０は、本発明の第６の実施の形態に係るループ素子を、極近傍通信用のオンチップアンテナとして用いた場合の例である。

図１０に示すオンチップアンテナは、ＬＳＩチップ１ａ、１ｂ間で非接触通信を行う通信装置で用いるものである。この通信装置は、ループ素子１１、６０を対向させるようにして設置し、ループ素子１１、６０をループアンテナとして使用する。ここで、ループ素子１１を高周波信号で励振し、ループ素子６０で受信する場合、グランド層１０を経由してループ素子１１からノイズが漏れ出し、他の回路のグランド電位を変動させ、動作に影響を与えることがある。そこで、第６の実施の形態のようにシールド構造体付のループ素子を利用すれば、グランド経由の伝導性ノイズを低減できるので、比較的大きな電力で発振させることができ、通信距離を伸ばすことが可能となる。

以上述べたように、上記の各実施の形態によれば、シリコン基板のグランドを経由する伝導性ノイズをシールドする構造を有するオンチップループ素子を提供できる。これにより、オンチップでのノイズ測定の精度が向上できる。

又、上記の各実施の形態に係るループ素子は、ループアンテナに信号を供給して発振させる用途としても使用でき、周囲の回路への影響を抑制することができるので、従来よりも大きな電力を供給した通信が可能となる。

更に、上記の各実施の形態に係るループ素子では、ループ状の配線を形成する際の導体密度基準を満足させることができるので、半導体プロセスで製造可能である。

なお、上記のように、第２のウェルをバイアス電源に接続する第１の経路と、第３のウェルを独立したグランドに電気的に接続する第２の経路と、シールド導体を独立したグランドに電気的に接続する第３の経路と、ループ素子を構成するループ状の導体と、ループ中央部のダミーメタルを構成する導体とは、いずれもメタル層の導体配線で構成してもよい。

また、上記の各実施の形態では、第１極性、第２極性として、それぞれＰ型、Ｎ型を用いる場合を説明しているが、本発明は必ずしもこれに限定されず、第１極性、第２極性として、それぞれＮ型、Ｐ型を用いる場合でも適用可能である。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２００８年３月２８日に出願された日本出願特願２００８−０８７１１７号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明は、シリコン基板のグランドを経由する伝導性ノイズをシールドする構造を有するオンチップループ素子に利用でき、更にループアンテナに信号を供給して発振させる用途としても使用でき、極近傍通信用のオンチップアンテナなどのアンテナとそのアンテナを有する通信装置などの用途としても利用することができる。

Claims (12)

1. 基板上に形成された第１極性の第１のウェルと、
   前記第１のウェルの下に形成された第２極性のディープウェルと、
   前記ディープウェル上に形成され、前記ディープウェルの外周を周回するリング状の第２極性の第２のウェルと、
   前記ディープウェル及び前記第２のウェルにより囲まれる領域に形成された第１極性の第３のウェルと、
   前記第３のウェルよりも上層に形成されるループ状の導体と、
   前記第２のウェルをバイアス電源に接続する第１の経路と、を備え、
   前記第２のウェルと前記ディープウェルとが相互に電気的に接続されることを特徴とするループ素子。
2. 前記第３のウェルを、独立したグランドに電気的に接続する第２の経路をさらに有することを特徴とする請求項１に記載のループ素子。
3. 前記ループ状の導体と前記第３のウェルとの間に配置され、前記ループ状の導体を覆うように形成されるシールド導体と、
   前記シールド導体を、独立したグランドに電気的に接続する第３の経路と、をさらに有することを特徴とする請求項１又は２に記載のループ素子。
4. 前記第３のウェルは、前記シールド導体に電気的に接続されることを特徴とする請求項３に記載のループ素子。
5. 前記ループ状の導体の内側及び外側に、前記ループ状の導体と接続されない導体をさらに有し、
   該導体が、前記ループ状の導体に沿って環状の開口部を有するように配置されることを特徴とする請求項１乃至４のいずれか１項に記載のループ素子。
6. 前記ループ状の導体の内部に配置される導体は、該ループの中央部に向かうほど小さい導体の集合体となることを特徴とする請求項５に記載のループ素子。
7. 少なくとも、前記第１の経路と、前記ループ状の導体とは、メタル層の導体配線で形成されていることを特徴とする請求項１乃至６のいずれか１項に記載のループ素子。
8. 請求項１乃至７のいずれか１項に記載のループ素子と、
   該ループ素子とは独立して設けられたループ状導体と、
   前記ループ素子及び前記ループ状導体の端子の電圧を、それぞれ検出する測定回路と、
   前記ループ素子の端子に誘起される電圧の測定値と、前記ループ状導体の端子に誘起される電圧の測定値とを用いて磁界を求める演算を行う解析回路と、
   を有することを特徴とするノイズ解析装置。
9. 前記ループ素子は、測定対象であるノイズ発生源の近傍に配置されることを特徴とする請求項８に記載のノイズ解析装置。
10. 請求項１乃至７のいずれか１項に記載のループ素子を搭載したことを特徴とする半導体装置。
11. 請求項１乃至７のいずれか１項に記載のループ素子で構成されることを特徴とするアンテナ。
12. 請求項１１に記載のアンテナを有することを特徴とする通信装置。

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