JPWO2005027403A1

JPWO2005027403A1 - Information processing equipment

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Publication number: JPWO2005027403A1
Application number: JP2005513820A
Authority: JP
Inventors: 神永　正博; 正博神永; 遠藤　隆; 隆遠藤; 渡邊　高志; 高志渡邊
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-09-11
Filing date: 2004-07-12
Publication date: 2006-11-24
Also published as: WO2005027403A1

Abstract

内部データを、互いにビット反転した関係にある正表現データと負表現データの表現形式を持つようにし、それらの表現形式で演算する演算装置を並列に動作させる。そして、結果の出力をランダムに選択するようにして、正表現データと負表現データの表現形式のいずれか一方をＩＣカード内で記憶するように動作させる。内部データとしては、表現形式を示す鍵データとデータを対として記憶する。また、それぞれの表現形式の演算装置の出力結果が、ビット反転した関係を保っているかを検証する。このようにすれば、ＩＣカードにおいて、ＩＣカード用チップでのデータ処理と消費電流との関連性を減少させ、セキュリティを高めることができる。また、チップに故意に誤動作を起こさせ、正常動作と比較して内部の秘密情報を取得するような攻撃がされた場合に、誤動作を検出してデータの盗用を防止できる。The internal data is made to have the expression form of the positive expression data and the negative expression data that are bit-inverted to each other, and the arithmetic devices that operate in these expression forms are operated in parallel. Then, the output of the result is selected at random so that one of the expression formats of the positive expression data and the negative expression data is stored in the IC card. As internal data, key data indicating the expression format and data are stored as a pair. Also, it is verified whether the output results of the arithmetic units of the respective expression formats have the bit-inverted relationship. By doing so, in the IC card, it is possible to reduce the relation between the data processing in the IC card chip and the current consumption, and improve the security. Further, when an attack is made to intentionally cause the chip to malfunction and acquire internal secret information as compared with the normal operation, it is possible to detect the malfunction and prevent data theft.

Description

本発明は、情報処理装置に係り、高いセキュリティを持つ耐タンパ−情報処理装置であって、特にＩＣカードなどに用いて好適な情報処理装置に関する。 The present invention relates to an information processing device, and more particularly to a tamper resistant information processing device having high security, and particularly to an information processing device suitable for use in an IC card or the like.

近年、あらゆる分野で個人情報を取り扱うために従来の磁気カードに変わり、ＩＣカードが用いられるようになってきている。磁気カードでは、情報を蓄積するのをストリップに磁気を塗布することでおこなっていたが、ＩＣカードでは、カードにＩＣを埋め込んでそこで演算と情報を蓄積をおこなうことができる。そのために、ＩＣカードでは、勝手に書き換えることが許されないような個人情報の保持や、秘密情報である暗号鍵を用いたデータの暗号化や、暗号文の復号化をおこなうことができる。ＩＣカード自体は電源を持たず、接触式のＩＣカードでは、ＩＣカード用のリーダライタに差し込まれると、電源の供給を受け、動作可能となる。また、非接触式のＩＣカードは、リーダライタから発する電波を受け、電磁誘導の原理を利用して電力を起こすことによって動作可能となる。ＩＣカードは、動作可能になると、リーダライタから送信されるコマンドを受信し、そのコマンドに従って、データの転送等の処理をおこなう。
以下、図６および図７を用いてＩＣカードの構成の概要について説明する。
なお、接触式と非接触式のＩＣカードは、その本体は、本質的に同じＩＣチップなので、以下、接触式のＩＣカードについてのみ説明することにする。
図６は、ＩＣカードの概観とＩＣチップの端子を示す平面図である。
図７は、ＩＣカードに搭載されるＩＣの基本的構成を示すブロック図である。
ＩＣカードの基本概念は、図６に示すように、カード１０１の上に、ＩＣカード用チップ１０２を搭載したものである。図に示すように、一般にＩＣカードは、所定位置に、供給電圧端子Ｖｃｃ、グランド端子ＧＮＤ、リセット端子ＲＳＴ、入出力端子Ｉ／Ｏ、および、クロック端子ＣＬＫを有する。この端子の位置は、ＩＳＯ７８１６の規格に定められている。これらの諸端子を通して、リーダーライタから電源の供給やリーダライタとのデータの通信をおこなう。
ＩＣカードに搭載される半導体チップの構成は、基本的には通常のマイクロコンピュータと同じ構成である。図７に示されるように、カード部材用の半導体チップは、中央処理装置（ＣＰＵ）２０１、記憶装置２０４、入出力（Ｉ／Ｏ）ポート２０７、コプロセッサ２０２を有する。システムによってはコプロセッサがない場合もある。ＣＰＵ２０１は、論理演算や算術演算などをおこなう装置であり、記憶装置２０４は、プログラムやデータを格納する装置である。入出力ポートは、リーダライタと通信をおこなう装置である。コプロセッサは、暗号処理そのもの、または、暗号処理に必要な演算を高速におこなう装置である。例えば、ＲＳＡ暗号の剰余演算をおこなうための特別な演算装置や、ＤＥＳ暗号の処理をおこなう装置などがある。なお、ＩＣカード用プロセッサの中には、コプロセッサを持たないものも多くある。データバス２０３は、各装置を接続するバスである。
記憶装置２０４は、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）やＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃＥｒａｓａｂｌｅＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などで構成されている。ＲＯＭは、記憶情報を変更できないメモリであり、主にプログラムを格納するメモリである。ＲＡＭは、自由に書き換えができるメモリであるが、電源の供給が中断されると、記憶している内容は消滅する。ＥＥＰＲＯＭは、電源の供給が中断されてもその内容を保持することができるメモリである。このＥＥＰＲＯＭは記憶情報を書き換える必要があり、ＩＣカードがリーダライタから抜かれても、保持が可能なデータを格納するために使われる。例えば、プリペイドカードでの使用金額などは、ＥＥＰＲＯＭに保持される。
このようなＩＣカードでは、暗号化が必須の技術となっている。暗号化に関してＩＣカードのセキュリティを高めるために以下の文献がある。
・特開２００１−５７３１号公報
・特開２００３−１５２７０２号公報
・特開２００２−３１１８２６号公報
・岡本栄司「暗号理論入門」共立出版、１９９３（ｐｐ．３３−４１）In recent years, IC cards have been used instead of conventional magnetic cards for handling personal information in all fields. In the magnetic card, the information is stored by applying magnetism to the strip, but in the IC card, the IC can be embedded in the card and the calculation and the information can be stored therein. Therefore, the IC card can hold personal information that cannot be arbitrarily rewritten, encrypt data using an encryption key that is secret information, and decrypt ciphertext. The IC card itself does not have a power source, and when the contact type IC card is inserted into a reader/writer for an IC card, it is supplied with power and can operate. Further, the non-contact type IC card can be operated by receiving a radio wave emitted from the reader/writer and generating electric power by utilizing the principle of electromagnetic induction. When the IC card becomes operable, it receives a command transmitted from the reader/writer and performs processing such as data transfer according to the command.
The outline of the configuration of the IC card will be described below with reference to FIGS. 6 and 7.
Note that the contact type and non-contact type IC cards have essentially the same IC chips, so that only the contact type IC card will be described below.
FIG. 6 is a plan view showing the appearance of the IC card and the terminals of the IC chip.
FIG. 7 is a block diagram showing the basic configuration of an IC mounted on an IC card.
As shown in FIG. 6, the basic concept of the IC card is to mount an IC card chip 102 on a card 101. As shown in the figure, generally, an IC card has a supply voltage terminal Vcc, a ground terminal GND, a reset terminal RST, an input/output terminal I/O, and a clock terminal CLK at predetermined positions. The position of this terminal is defined in the ISO 7816 standard. Through these terminals, the reader/writer supplies power and communicates data with the reader/writer.
The structure of the semiconductor chip mounted on the IC card is basically the same as that of a normal microcomputer. As shown in FIG. 7, the semiconductor chip for a card member has a central processing unit (CPU) 201, a storage device 204, an input/output (I/O) port 207, and a coprocessor 202. Some systems may not have a coprocessor. The CPU 201 is a device that performs logical operations and arithmetic operations, and the storage device 204 is a device that stores programs and data. The input/output port is a device that communicates with the reader/writer. The coprocessor is a device that performs high-speed cryptographic processing itself or calculations required for cryptographic processing. For example, there is a special arithmetic device for performing a remainder calculation of RSA cryptography, a device for performing DES cryptography, and the like. Note that many IC card processors do not have a coprocessor. The data bus 203 is a bus that connects each device.
The storage device 204 is configured by a ROM (Read Only Memory), a RAM (Random Access Memory), an EEPROM (Electric Erasable Programmable Read Only Memory), and the like. The ROM is a memory whose stored information cannot be changed, and mainly stores programs. The RAM is a memory that can be freely rewritten, but when the power supply is interrupted, the stored contents are lost. The EEPROM is a memory that can retain its contents even when power supply is interrupted. This EEPROM requires rewriting stored information and is used to store data that can be held even if the IC card is removed from the reader/writer. For example, the amount of money used with the prepaid card is stored in the EEPROM.
In such an IC card, encryption is an essential technology. There are the following documents for increasing the security of the IC card regarding encryption.
Japanese Patent Laid-Open No. 2001-5731, Japanese Patent Laid-Open No. 2003-152702, Japanese Patent Laid-Open No. 2002-311826, Eiji Okamoto "Introduction to Cryptographic Theory" Kyoritsu Shuppan, 1993 (pp.33-41)

上述のように、ＩＣカードでは、暗号化によりデータのセキュリティを高めることができ、これがＩＣカードの有用性の一因ともなっている。セキュリティを高めるためには、悪意によるデータの盗用者（ハッカー）などの攻撃（いわゆる「タンパ」行為）に対して防衛することが必要になる。
このようなときに、第一に問題となるのは、ハッカーがデータと電流の関連性を観測して、観測した消費電流の波形からＩＣカード用チップ内での処理や暗号鍵を推測する攻撃を仕掛けてくることである。
また、第二に問題となるのは、ハッカーがチップに故意に誤動作を起こさせ、正常動作と比較して内部の秘密情報（例えば、暗号の秘密鍵）を取り出そうとすることである。
以下、この課題について詳細に説明する。
先ず、図８を用いて第一の技術的課題について説明する。
図８は、ＩＣカードにおける消費電流の波形の例を示すグラフである。
ＩＣカードは、プログラムや重要な情報がＩＣカード用チップの中に密閉されているため、重要な情報の格納や、カードの中で暗号処理をおこなうために用いられる。従来、ＩＣカードでの暗号を解読する難しさは、暗号アルゴリズムの解読の困難さと同じと考えられていた。
しかしながら、ＩＣカードが暗号処理をおこなっている時の消費電流を観測し、解析することにより、暗号アルゴリズムの解読より容易に暗号処理の内容や暗号鍵が推定される可能性が示唆されている。消費電流は、リーダライタから供給されている電流を測定することにより観測することができる。それは、次のような理由による。ＩＣカード用チップを構成しているＣＭＯＳは、出力状態が１から０、あるいは、０から１に変わった時に電流を消費する。特に、図７に示されるデータバス２０３においては、バスドライバーの電流や、配線、および、配線に接続されているトランジスタの静電容量のため、バスの値が１から０、あるいは、０から１に変わると、大きな電流が流れる。そのため、消費電流を観測すれば、ＩＣカード用チップの中で、何が動作しているか分かる可能性がある。
ＩＣカード用チップの１サイクルでの消費電流の波形は、図７に示されるように、処理しているデータに依存して、電流波形が３０１や３０２のように異なる。このような差は、バス２０３を流れるデータや中央演算装置２０１で処理しているデータに依存して生じる。
コプロセッサ２０２は、ＣＰＵと並列に、例えば、５１２ビットの剰余演算をおこなうことができる。そのため、ＣＰＵの消費電流とは異なった消費電流波形の長時間の観測が可能である。その特徴的な波形を観測することにより、コプロセッサの動作回数を容易に測定することができる。コプロセッサの動作回数が暗号鍵と何らかの関係があるならば、動作回数から暗号鍵を推定できる可能性がある。また、コプロセッサでの演算内容に暗号鍵に依存した偏りがあると、その偏りが消費電流から求められ、暗号鍵が推定される可能性がある。
ＣＰＵでも同様の事情が存在する。暗号鍵のビットパタンは決まっている。このため、処理するデータを変更して消費電流を観測することにより、暗号鍵のビットパタンの影響が観測できる可能性がある。これらの消費電流の波形を統計的に処理することにより、暗号鍵を推定できる可能性がある。
したがって、データと電流の関連性を減少させれば、電流からデータを推定することが困難になる。例えば、データの道であるバスラインやメモリを暗号化する方法が考えられる。この考え方を実現する方法について述べたものに、特開２００１−５７３１号公報、特開２００３−１５２７０２号公報がある。
しかしながら、このような方法では、演算装置の消費電流に関する情報を隠すことができない。上記特開２００１−５７３１号公報、特開２００３−１５２７０２号公報の方法においては、演算装置に入力するデータは、正しいものでなければならないため、入力する前にデータを復号しなければならない。例えば、上記の特開２００１−５７３１号公報、特開２００３−１５２７０２号公報に開示されている方法では、データと乱数Ｋ（データ暗号化鍵）とを排他的論理和（ＥＸＯＲ）することにより暗号化しているが、例えば、二つのデータＡ，Ｂに対する加算Ａ＋Ｂについては、
（ＡＥＸＯＲＫ）＋（ＢＥＸＯＲＫ）≠（Ａ＋Ｂ）ＥＸＯＲＫ
であるので、データ暗号化の鍵Ｋで暗号化したデータをそのまま演算して、復号することはできない。
したがって、演算器にデータを入力する前に鍵Ｋによって再びデータを元のものに復号化する必要があり、演算器内部では、元のＡ，Ｂを処理することになる。したがって、このような方法では、演算器の消費電流に関する情報を隠すことはできないという問題点がある。
また、データと電流の関連性を減少させるための別のアプローチもある。
特開２００２−３１１８２６号公報では、特定の暗号処理について、上記特開２００１−５７３１号公報、特開２００３−１５２７０２号公報とは、異なる考え方でデータと電流の関連性を減少させている。
この特開２００２−３１１８２６号公報の方法では、「転字・換字を行うポジ用スクランブル回路とネガ用スクランブル回路」を並列動作させ、電流の撹乱をおこなう方法を提示している。
この転字・換字を行うポジ用スクランブル回路とネガ用スクランブル回路は、ＤＥＳ暗号などで用いられるＦ関数、特にＳ−ＢＯＸの処理を抽象したものである。Ｓ−ＢＯＸについては、岡本栄司「暗号理論入門」共立出版、１９９３（ｐｐ．３３−４１）に記載されている。Ｓ−ＢＯＸの処理は、本質的にはビットパタンの置き換え（転字・換字）であり、結線回路で構成される。転字・換字は、演算ではない。演算とは、Ｓ，Ｔ二つの値に対して、一つの値Ｕを対応させるものであり、例えば、Ｕ＝Ｓ＋Ｔ、Ｕ＝Ｓ＊Ｔのような算術演算や、論理和Ｕ＝ＳＯＲＴや論理積Ｕ＝ＳＡＮＤＴなどの論理演算があるが、転字・換字は、この意味の演算には成り得ない。
したがって、「転字・換字を行うポジ用スクランブル回路とネガ用スクランブル回路」の並列動作によっては、算術演算や、論理演算処理の電流の情報を隠すことはできない。また、この方法では、バスラインで消費される電流の情報を隠すことはできない。
このようにいずれの従来的においても、演算に伴う消費電力の情報を隠すことができないという問題点があった。
次に第二の技術課題について説明する。
一般に、チップは、以下のような異常環境においた際に、誤動作する可能性がある。
・異常高電圧／低電圧の供給
・異常高温／低温
・異常高周波クロック信号／低周波クロック信号の供給
・ストロボフラッシュ（強い光の照射）
ＩＣカードから不正に秘密情報を取り出す攻撃者は、上記のような異常環境を利用することがある。例えば、暗号処理をおこなっている際に、故意に誤動作を引き起こし、正常動作と比較することで、暗号の鍵を取り出すなどの行為がそれである。ストロボを用いたアタックの方法が書かれている。
本願発明者は、実際にストロボ照射を用いたアタックの方法などによって、ＩＣチップを上記のような異常環境で動作させる実験を繰り返しおこない、その誤動作を観察し、内部処理データの各ビットが、全て高電位となるか、全て低電位になることが非常に多いことを見出した。
従来、誤動作の検出のうち、有効なものとして、パリティチェックや、同一の二つ以上の演算器の結果を比較するなどの方法が取られていた。正常な環境下での誤動作は、１ビット反転などの現象が主であるので、このような対策が有効である。
しかしながら、同一の演算器では、データビット全部が高電位（あるいは低電位）になった場合は、誤動作を検出できない。これは、攻撃者が故意に誤動作を誘発することによって生ずる誤動作であり、正常時の処理の誤動作を検出する場合には想定されていないものである。
本発明は、上記問題点を解決するためになされたもので、その目的は、ＩＣカードにおいて、カード部材、特に、ＩＣカード用チップでのデータ処理と消費電流との関連性を減少させることにより、セキュリティを高めることにある。
また、別の目的は、チップに故意に誤動作を起こさせ、正常動作と比較して内部の秘密情報を取得するような攻撃がされた場合に、誤動作を検出してデータの盗用を防止することによりセキュリティを高めることにある。
本発明では、０と１の２値データで情報を扱い記憶するＩＣカードにおいて、内部データとして、互いにビット反転した関係にある正表現データと負表現データの表現形式のデータを持たせる。表現形式の判別は、データと対に持たせた鍵データによりおこなうようにする。そして、正表現データの演算をおこなう第一演算装置、負表現データの演算をおこなう第二演算装置とを設けて、正表現データと負表現データの表現形式を持つ入力データを各々の演算装置に適合する形式に変換し、正表現データの形式の入力データを第一演算装置、負表現データの形式の入力データを第二演算装置で並列して演算させる。その結果の出力は、ランダムに選択されて、内部の記憶装置に格納される。正表現データの演算をおこなう第一演算装置、負表現データの演算をおこなう第二演算装置とは、並列に動作する。したがって、外部からの消費電流を計測することを困難にする。
以上のように本発明の情報処理装置の構成により、データと消費電流の関連性を減少させることができて、ＩＣカードのセキュリティを高めることができる。
また、第一演算装置と第二演算装置のビット反転した関係にあるので、それをみたさないときには、エラーとして出力を停止する。これにより、異常入力があったときには、外部への出力がなくなるので、チップに故意に誤動作をおこさせて、内部の秘密情報を取得するような攻撃から防衛される。
本発明によれば、ＩＣカードにおいて、カード部材、特に、ＩＣカード用チップでのデータ処理と消費電流との関連性を減少させることにより、セキュリティを高めることができる。
また、本発明によれば、チップに故意に誤動作を起こさせ、正常動作と比較して内部の秘密情報を取得するような攻撃がされた場合に、誤動作を検出してデータの盗用を防止することによりセキュリティを高めることができる。
したがって、高いセキュリティを持つカード部材などの耐タンパ−情報処理装置を提供することができる。As described above, in the IC card, the security of data can be enhanced by the encryption, which is one of the reasons why the IC card is useful. In order to improve security, it is necessary to defend against attacks (so-called "tampering") by malicious data thieves (hackers).
In such a case, the first problem is an attack in which a hacker observes the relationship between data and current, and infers the processing in the IC card chip and the encryption key from the waveform of the observed current consumption. Is to come up with.
A second problem is that a hacker intentionally causes the chip to malfunction, and tries to extract internal secret information (for example, a cryptographic secret key) as compared with normal operation.
Hereinafter, this problem will be described in detail.
First, the first technical problem will be described with reference to FIG.
FIG. 8 is a graph showing an example of a waveform of current consumption in an IC card.
The IC card is used for storing important information and performing encryption processing in the card because programs and important information are sealed in the IC card chip. Conventionally, the difficulty of deciphering the cipher with the IC card was considered to be the same as the difficulty of deciphering the encryption algorithm.
However, it is suggested that by observing and analyzing the current consumption when the IC card is performing the cryptographic process, the contents of the cryptographic process and the cryptographic key can be estimated more easily than the decryption of the cryptographic algorithm. The consumption current can be observed by measuring the current supplied from the reader/writer. The reason is as follows. The CMOS that constitutes the IC card chip consumes current when the output state changes from 1 to 0 or from 0 to 1. Particularly, in the data bus 203 shown in FIG. 7, the value of the bus is 1 to 0 or 0 to 1 due to the current of the bus driver, the wiring, and the capacitance of the transistor connected to the wiring. When it changes to, a large current flows. Therefore, by observing the current consumption, it may be possible to know what is operating in the IC card chip.
As shown in FIG. 7, the waveform of the current consumption of the IC card chip in one cycle differs depending on the data being processed, such as 301 and 302. Such a difference occurs depending on the data flowing through the bus 203 and the data processed by the central processing unit 201.
The coprocessor 202 can perform a 512-bit remainder operation, for example, in parallel with the CPU. Therefore, a consumption current waveform different from the consumption current of the CPU can be observed for a long time. By observing the characteristic waveform, the number of operations of the coprocessor can be easily measured. If the number of operations of the coprocessor has some relation to the encryption key, it is possible to estimate the encryption key from the number of operations. Further, if the contents of calculation in the coprocessor have a bias depending on the encryption key, the bias may be obtained from the consumed current, and the encryption key may be estimated.
The same situation exists in the CPU. The bit pattern of the encryption key is fixed. Therefore, the influence of the bit pattern of the encryption key may be observed by changing the data to be processed and observing the current consumption. There is a possibility that the encryption key can be estimated by statistically processing these consumption current waveforms.
Therefore, if the relationship between the data and the current is reduced, it becomes difficult to estimate the data from the current. For example, a method of encrypting a bus line or a memory, which is a data path, can be considered. Japanese Patent Application Laid-Open No. 2001-5731 and Japanese Patent Application Laid-Open No. 2003-152702 describe methods for realizing this idea.
However, such a method cannot hide the information about the current consumption of the arithmetic unit. In the methods of Japanese Patent Laid-Open No. 2001-5731 and Japanese Patent Laid-Open No. 2003-152702, the data to be input to the arithmetic unit must be correct, so the data must be decoded before inputting. For example, in the methods disclosed in Japanese Patent Laid-Open No. 2001-5731 and Japanese Patent Laid-Open No. 2003-152702, encryption is performed by exclusive OR (EXOR) data and a random number K (data encryption key). For example, for addition A+B for two data A and B,
(A EXOR K)+(B EXOR K)≠(A+B) EXOR K
Therefore, the data encrypted with the data encryption key K cannot be directly calculated and decrypted.
Therefore, it is necessary to decrypt the data into the original data again by the key K before inputting the data to the arithmetic unit, and the original A and B are processed inside the arithmetic unit. Therefore, with such a method, there is a problem in that the information regarding the current consumption of the arithmetic unit cannot be hidden.
There are also other approaches to reducing the association between data and current.
In Japanese Patent Laid-Open No. 2002-311826, the relevance between data and current is reduced in a specific cryptographic process, differently from the above-mentioned Japanese Patent Laid-Open Nos. 2001-5731 and 2003-152702.
The method disclosed in Japanese Patent Laid-Open No. 2002-311826 presents a method in which a "scramble circuit for positive and a scramble circuit for negative for performing transfer/substitution" are operated in parallel to disturb the current.
The positive scramble circuit and the negative scramble circuit that perform the transfer/substitution are abstracted from the F function used in the DES encryption or the like, especially the processing of the S-BOX. The S-BOX is described in Eiji Okamoto, "Introduction to Cryptographic Theory," Kyoritsu Shuppan, 1993 (pp.33-41). The S-BOX process is essentially bit pattern replacement (transposition/substitution), and is composed of a wiring circuit. Transliteration/substitution is not an operation. The operation is to associate one value U with two values S and T. For example, an arithmetic operation such as U=S+T, U=S*T or a logical sum U=S OR T There is a logical operation such as or a logical product U=S AND T, but transliteration/substitution cannot be an operation of this meaning.
Therefore, it is not possible to hide the current information of arithmetic operation or logical operation processing by the parallel operation of "the positive scramble circuit and the negative scramble circuit for transposing/changing characters". In addition, this method cannot hide information on the current consumed in the bus line.
As described above, in any of the conventional methods, there is a problem in that the power consumption information associated with the calculation cannot be hidden.
Next, the second technical problem will be described.
Generally, the chip may malfunction when exposed to the following abnormal environment.
・Abnormal high voltage/low voltage supply ・Abnormal high temperature/low temperature ・Abnormal high frequency clock signal/low frequency clock signal supply ・Strobe flash (strong light irradiation)
An attacker who illegally retrieves secret information from the IC card may use the abnormal environment as described above. For example, an action such as intentionally causing a malfunction during encryption processing and extracting the encryption key by comparing with a normal operation is performed. A method of attack using a strobe is written.
The inventor of the present application repeatedly carried out an experiment of operating the IC chip in the abnormal environment as described above by an attack method using stroboscopic irradiation, observed the malfunction, and confirmed that each bit of the internal processing data was It has been found that it is very often high potential or all low potential.
Conventionally, among the detections of malfunctions, methods such as parity check and comparison of the results of the same two or more arithmetic units have been adopted as effective ones. Malfunctions in a normal environment are mainly due to phenomena such as 1-bit inversion, and such measures are effective.
However, the same arithmetic unit cannot detect a malfunction when all the data bits have a high potential (or a low potential). This is a malfunction that occurs when an attacker deliberately induces a malfunction, and is not assumed when detecting a malfunction in normal processing.
The present invention has been made to solve the above problems, and an object of the present invention is to reduce the relation between data processing and current consumption in a card member, particularly an IC card chip, in an IC card. , To increase security.
Another purpose is to prevent the data from being stolen by detecting the malfunction when the chip intentionally malfunctions and the internal secret information is acquired compared to the normal operation. To improve security.
According to the present invention, in an IC card that handles and stores information with binary data of 0 and 1, internal expression data is provided in the form of positive expression data and negative expression data, which are in a bit-inverted relationship with each other. The expression format is discriminated by the key data paired with the data. Then, by providing a first arithmetic unit for calculating positive expression data and a second arithmetic unit for calculating negative expression data, input data having an expression form of positive expression data and negative expression data is provided to each arithmetic unit. The input data in the form of positive expression data is converted into a suitable form, and the input data in the form of negative expression data is operated in parallel by the second operation device. The resulting output is randomly selected and stored in an internal storage device. The first arithmetic unit for calculating the positive expression data and the second arithmetic unit for calculating the negative expression data operate in parallel. Therefore, it becomes difficult to measure the current consumption from the outside.
As described above, with the configuration of the information processing apparatus according to the present invention, the relation between data and current consumption can be reduced and the security of the IC card can be improved.
Further, since there is a bit-inverted relationship between the first arithmetic unit and the second arithmetic unit, if this is not observed, an output is stopped as an error. As a result, when there is an abnormal input, there is no output to the outside, so the chip is intentionally caused to malfunction, and it is protected from attacks that acquire internal confidential information.
According to the present invention, in an IC card, security can be improved by reducing the relation between data processing and current consumption in a card member, particularly an IC card chip.
Further, according to the present invention, when an attack is made to intentionally cause the chip to malfunction and acquire internal secret information as compared with normal operation, the malfunction is detected to prevent data theft. This can enhance security.
Therefore, it is possible to provide a tamper resistant information processing apparatus such as a card member having high security.

図１は、本発明の一実施形態に係るＩＣカードの構成を示すブロック図である。
図２は、本発明の第一の実施形態に係る分配器４１７の構成を示すブロック図である。
図３は、分配器４１７において、入力データを反転して、８ビットに拡張する結線回路の模式図である。
図４は、分配器４１７において、入力データを８ビットに拡張する結線回路の模式図である。
図５は、本発明の第二の実施形態に係る分配器４１７の構成を示すブロック図である。
図６は、ＩＣカードの概観とＩＣチップの端子を示す平面図である。
図７は、ＩＣカードに搭載されるＩＣの基本的構成を示すブロック図である。
図８は、ＩＣカードにおける消費電流の波形の例を示すグラフである。FIG. 1 is a block diagram showing the configuration of an IC card according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the configuration of the distributor 417 according to the first embodiment of the present invention.
FIG. 3 is a schematic diagram of a connection circuit for inverting the input data and expanding it to 8 bits in the distributor 417.
FIG. 4 is a schematic diagram of a connection circuit for expanding the input data to 8 bits in the distributor 417.
FIG. 5 is a block diagram showing the configuration of the distributor 417 according to the second embodiment of the present invention.
FIG. 6 is a plan view showing the appearance of the IC card and the terminals of the IC chip.
FIG. 7 is a block diagram showing the basic configuration of an IC mounted on an IC card.
FIG. 8 is a graph showing an example of a waveform of current consumption in an IC card.

Explanation of symbols

以下、上記実施形態の主な符号を記す。
Ｖｃｃ：電源端子、ＲＳＴ：リセット端子、ＣＬＫ：クロック端子、ＧＮＤ：グランド端子、Ｉ／Ｏ：入出力端子、
２０１…ＣＰＵ：中央処理装置、２０２…ＣＯＰＲＯ：コプロセッサ、２０７…Ｉ／Ｏ：入出力ポート、２０４…ＭＥＭ：記憶装置、２０５…ＰＡ：プログラム領域、２０６…ＤＡ：データ領域、
４０１…ＲＡＭ：連続して読み書き可能なメモリ、４０６…ＲＮＧ：乱数発生装置、４０８…ＣＯＭＰ：比較器、４１１…Ｐｏｓｉ：正論理の演算装置、４１２…Ｎｅｇａ：負論理の演算装置、４１７…ＤＩＳＰ：分配器、４２０…ＲＥＧ：レジスタ、４２１，４２２…Ｒ１：第一レジスタ，４２３，４２４…Ｒ２：第二レジスタ、
５０１…ＰＤＢＵＦ：正論理で表現されたデータ用のバッファ、５０２…ＮＤＢＵＦ：負論路で表現されたデータ用のバッファ、５０５…ＩＮＶ：反転拡張装置、５０６…ＥＸＴ：拡張装置、５０７…ＤＢＵＦ：データバッファ、５０８…Ｋ：１ビットの暗号化鍵データバッファ、
８０１…ＰＤＢＵＦ：正論理で表現されたデータ用のバッファ、８０２…ＮＤＢＵＦ：負論路で表現されたデータ用のバッファ、８０５…ＥＸＴ：拡張装置、８０７…ＤＢＵＦ：データバッファ、８１２…Ｋ：１ビットの暗号化鍵データバッファ（その一）、８０８…Ｊ：１ビットの暗号化鍵データバッファ（その二）。
発明の実施するための最良の形態
以下、本発明に係る各実施形態を、図１ないし図５を用いて説明する。
〔本発明の原理〕
先ず、上記の技術的課題を解決を解決するための本発明の原理について説明する。
第一の技術的課題を解決するため、本発明では、極性の異なる演算器に着目する。通常の計算機では、データの１と０に対し、１を高電位とし０を低電位とする構成と、０を高電位とし１を低電位とする構成の二通りがある。前者を正論理回路、後者を負論理回路などということもある。例えば、高電位をＨ、低電位をＬで表現すると、バイナリデータ「１１０１００１０」は、正論理では、「ＨＨＬＨＬＬＨＬ」、負論理では、「ＬＬＨＬＨＨＬＨ」で表現する。このような電気的違いにより、消費電力パタンもまた異なる。以下、１をＨ、０をＬで表現するデータ形式を正表現、１をＬ、０をＨで表現するデータ形式を負表現と呼ぶことにする。
本発明では、この現象を利用するために、データＡを正表現するか、負表現するかを決める鍵データＫを当該データＡに付随させ、データ対（Ａ，Ｋ）の形で処理をおこなう。例えば、Ｋ＝１であれば、Ａは正表現されており、Ｋ＝０であれば、Ａは負表現されていると定める。
このように定めた場合、データＡの二進数表現を（Ａ［Ｎ−１］，Ａ［Ｎ−２］，…，Ａ［０］）（Ａ［Ｊ］＝０または１）に対し、１ビットの鍵Ｋを用いて、
ＰＯＳＩ（Ａ，Ｋ）＝（Ａ［Ｎ−１］ＥＸＯＲＮＯＴ（Ｋ），Ａ［Ｎ−２］ＥＸＯＲＮＯＴ（Ｋ），…，Ａ［０］ＥＸＯＲＮＯＴ（Ｋ））…（式１）
とすれば、これはＡの正表現となる。逆に、
ＮＥＧＡ（Ａ，Ｋ）＝（Ａ［Ｎ−１］ＥＸＯＲＫ，Ａ［Ｎ−２］ＥＸＯＲＫ，…，Ａ［０］ＥＸＯＲＫ） …（式２）
とすれば、Ａの負表現が得られる。
以下、正論理の演算器をＰ−ＡＬＵ、負論理の演算器をＮ−ＡＬＵと書くことにする。一般に、演算は、二つのデータＡ１，Ａ２に対してなされる。論理演算、算術演算などを総称してＯＰと表現すると、Ａ１とＡ２に対して演算ＯＰを施して得られた結果をＡ３とするという操作を
Ａ３＝Ａ１ＯＰＡ２
のように書くことができる。
以下、正論理の演算器をＰ−ＡＬＵ、負論理の演算器をＮ−ＡＬＵと書くことにする。Ｐ−ＡＬＵでは、
Ａ３（正表現）＝Ａ１（正表現）ＯＰＡ２（正表現）
Ｎ−ＡＬＵでは、
Ａ３（負表現）＝Ａ１（負表現）ＯＰＡ２（負表現）
となる。
そこで、データと鍵データの対（Ａ，Ｋ）から、ＰＯＳＩ（Ａ，Ｋ），ＮＥＧＡ（Ａ，Ｋ）を計算する分配回路を設け、Ｐ−ＡＬＵでは、
ＰＯＳＩ（Ａ１，Ｋ１）ＯＰＰＯＳＩ（Ａ１，Ｋ２）
の計算をおこない、Ｎ−ＡＬＵでは、
ＮＥＧＡ（Ａ１，Ｋ１）ＯＰＮＥＧＡ（Ａ１，Ｋ２）
を計算する。Ｐ−ＡＬＵの演算結果は、Ａ３の正表現であり、Ｎ−ＡＬＵの演算結果は、Ａ３の負表現である。そこで、このいずれかをランダムに選ぶ選択回路を設け、Ｐ−ＡＬＵの結果を選択するときは、Ｋ３＝１とし、Ｎ−ＡＬＵの結果を選択するときは、Ｋ３＝０とすれば、結果は（Ａ３，Ｋ３）と書くことができる。
ここで、Ｐ−ＡＬＵとＮ−ＡＬＵの動作電流は異なり、Ｐ−ＡＬＵでのＰＯＳＩとＮ−ＡＬＵでのＮＥＧＡは、並列に動作することに留意する。そのため、この方法によって、消費電流の波形から、処理や暗号鍵の推測を困難にすることが可能となる。
次に、第二の技術的課題を解決するために、以下のようにする。
上記の方法において用いられたＰ−ＡＬＵの出力値ＡとＮ−ＡＬＵの出力Ｂの反転値ＮＯＴ（Ｂ）が一致するかどうかを調べる比較器を設け、比較結果が一致しているときは、処理を継続し、不一致であれば、エラーとしてリセットして、結果を出力しないようにする。Ｐ−ＡＬＵの出力とＮ−ＡＬＵの出力は、ビット反転の関係が成り立たなければならないので、エラーが検出される。先に述べたように、故意に引き起こしたエラーは、データ全体が、全て高電位（または低電位）のように起きることが多い。したがって、Ｐ−ＡＬＵの出力とＮ−ＡＬＵの出力は、共に、高電位（または低電位）となる可能性が高い。この場合、両出力はビット反転の関係にないので、エラーが検出される。
上記のように本発明により、セキュリティの高いＩＣカードを提供することができる。
また、本発明は、既存技術と組み合わせて使うことにより、よりセキュリティを高めることができる。例えば、特開２００１−５７３１号公報はバスラインやメモリの暗号化方法について開示されたものであるが、これらの技術との組み合わせは有効と考えられる。すなわち、特開２００１−５７３１号公報に開示された技術によりバスラインやメモリの暗号化をおこない、ＣＰＵに関しては、本発明を用いることにより、より広範囲の内部データを暗号化して処理することができ、セキュリティを向上させることができる。
〔実施形態１〕
以下、本発明に係る第一の実施形態を、図１ないし図４を用いて説明する。
図１は、本発明の一実施形態に係るＩＣカードの構成を示すブロック図である。
図２は、本発明の第一の実施形態に係わる分配器４１７の構成を示すブロック図である。
図３は、分配器４１７において、入力データを反転して、８ビットに拡張する結線回路の模式図である。
図４は、分配器４１７において、入力データを８ビットに拡張する結線回路の模式図である。
図４に示されるように、本発明の一実施形態に係るＩＣカードは、ＲＡＭ４０１、Ｐ−ＡＬＵ４１１、Ｎ−ＡＬＵ４１２、乱数発生装置４０６、比較器４０８、分配器４１７、入力データバッファ４１３，４１４，４１５，４１６、出力データバッファ４０９，４１０、レジスタ４２０、リードデータバス４１９、リードデータ用鍵バス４１８、選択器４０７より構成される。
より詳細には、ＲＡＭの内部には、データ４０３と鍵データ４０２のように両者が組となって格納されている。データは、必ず鍵データを伴う。ここでは、物理的に近いように描いたが、データと組にして転送されるのであれば、物理的に離れていてもよい。
レジスタ４２０の内部もＲＡＭと同様に、データ４２２と鍵データ４２１が組となって格納されている。
なお、ここには示していないが、プログラムは、通常、ＲＯＭやＥＥＰＲＯＭに格納されており、前記ＡＬＵは、当該プログラムに従って動作する。また、煩雑化を避けるため、アドレスバスの説明や、クロック信号の説明も省略することにする。
ここでは、各構成要素の働きを明らかにするため、ＲＡＭ上の二つのデータＡ，Ｂに対して、加算処理をする場合を考える。通常、この処理は、「ＲＡＭ上の二つのデータＡ，ＢをそれぞれレジスタＲ１，Ｒ２に転送する」（処理１）、
「レジスタＲ１，Ｒ２のデータを演算器に転送し、加算処理をおこなう」（処理２）、「加算の結果を再びレジスタＲ２に転送する」（処理３）
という一連の動作から構成されている。
本実施形態においては、ＲＡＭ４０１に格納されているデータは、先に説明したように、
（データ，鍵データ）
の形で保持される。ここでは、データＡ（４０３）鍵データＫ１（４０２）は、１ビットとし、正表現であれば１、負表現であれば０とする。データのビット長には任意性があるが、ここでは８ビットとしておく。（処理１）では、データ４０３（Ａ）は、データバス４０５、鍵データ４０２は、鍵データバス４０４を通って、データレジスタＲ１（４２２）、鍵データレジスタ４２１に転送される。同じようにデータＢ（４２６）と鍵データＫ２（４２５）もそれぞれデータレジスタＲ２（４２３）、鍵データレジスタ４２４に転送される。
次に、これらのデータは、順番に、データバス４１９、鍵データバス４１８を通って、分配器４１７に転送される。この分配器４１７は、図２のような構成の回路である。
分配器４１７の構成を説明する。分配器４１７は、バッファとして、正表現データのバッファ５０１、負表現データのバッファ５０２を有する。ここでバッファとは、物理的にはレジスタと同じもので、データの一時的な記憶に用いられるものである。また、排他的論理和回路５０３と排他的論理和回路５０４は、８ビットの排他的論理和を計算する回路である。拡張器５０５は、図３に示すように、１ビット入力をインバータ６０１を用いてビット反転し、これを８ビットに拡張する拡張器である。拡張期５０６は、図４に示すように、１ビットの入力を８ビットに拡張する回路である。
入力データバッファ５０７は、データの入力バッファ、鍵データバッファ５０８は、１ビットの鍵データのバッファである。データバス５０９は８ビットのデータバス、鍵データバス５１０は、１ビットの鍵データバスである。
分配器の動作は、以下の通りである。８ビットのデータＤは、データバス５０９を通って入力データバッファ５０７に転送される。同じく、データＤが正表現であるか負表現であるかを示す鍵データＫも鍵データバス５１０を通って、鍵データバッファ５０８に転送される。鍵データＫは、拡張器５０６によって８ビットに拡張され、排他的論理和回路５０４に入力される。データバッファ５０７のデータは、そのまま、排他的論理和回路５０４に入力され、鍵データとの排他的論理和が計算され、負表現データバッファ５０２に入力される。同時に、データバッファ５０７のデータは、排他的論理和回路５０３に入力される。鍵データバッファ５０８のデータは、図３に示す否定拡張回路に入力され、その鍵データの値を反転して、これを８ビットに拡張するものである。この８ビットのデータは、排他的論理和回路５０３に入力され、データバッファ５０７のデータとの排他的論理和が計算され、正表現データバッファ５０１に入力される。
分配器によって、データＡ，Ｂが、それぞれに随伴する鍵データＫ１、Ｋ２に従って、データバッファ４１３，４１４，４１５，４１６に転送され、それぞれ正表現のデータの演算をおこなうＰ−ＡＬＵ４１１、負表現のデータの演算をおこなうＮ−ＡＬＵ４１２に送られる。これらの演算器でおこなわれる演算は、（式１）、（式２）で示したものである。本例では、それぞれの演算器で、並列して加算処理され（処理２）、正表現用のデータバッファ４０９、負表現用のデータバッファ４１０に格納される。そして、これらのデータは、比較器４０８に入力される。Ｐ−ＡＬＵ４１１とＮ−ＡＬＵ４１２で並列に演算されることにより、外部からの消費電力の推測を困難にすることは、〔本発明の原理〕でも述べたところである。
この比較器は、バッファ４０９、４１０の値に対し、そのビット毎の排他的論理和を取り、結果の８ビット全ての論理積を取り、これを制御信号とする。制御信号は、１であれば、情報処理装置をリセットし、０であれば処理を継続させるものである。すなわち、得られた両者の出力データがビット反転しているか否かを調べるものである。
この制御信号が０であり、処理が継続されるものとすると、データバッファ４０９、４１０の値を乱数発生装置４０６の出力する１ビットに合わせて選択する選択装置４０７に入力される。
選択回路４０７は、乱数発生装置４０６の出力ビットが１であれば、正表現のデータを鍵データバス４０４を通してレジスタＲ２の鍵データレジスタ部４２４に転送する。乱数発生装置４０６の出力ビットは、比較器４０７にも転送され、この比較器４０７は、そのビットが１であれば、正表現データ４０９を、データバス４０５を通して、レジスタＲ２のデータ部４２３に転送する。
これにより、鍵データと対となった正表現データを、Ｒ２に得ることができる（処理３）。同様に、乱数発生装置４０６の出力ビットが０のときは、鍵データと対となった負表現データを得ることができる。
鍵データと対となった正表現データと鍵データと対となった負表現データを得る動作は、並列して動作し、外部からの消費電力を推測することを困難にする。
なお、本実施形態では、Ｐ−ＡＬＵ４１１とＮ−ＡＬＵの両者の動作タイミングについては触れなかったが、例えば、入力データバッファ４１３，４１４，４１５，４１６のデータに対してＡＬＵへの入力タイミングを与える信号（通常はＩＣチップに外部から供給されているクロック信号）に従って、そのバッファ群のバスドライバを同時に動作させればよい。なお、本実施形態の並列に演算されるとは、同一のクロック信号に従って動作させるという意味であり、信号の遅延程度のずれを許容するという意味である。
〔実施形態２〕
以下、本発明に係る第二の実施形態を、図５を用いて説明する。
図５は、本発明の第二の実施形態に係る分配器４１７の構成を示すブロック図である。
第一の実施形態は、鍵データが１ビットの場合であったが、本実施形態は、鍵データを、２ビットにしたものである。
２ビットにする場合のＩＣカードの基本的な構成は、図１に示したブロック図の構成と同じである。
本実施形態では、鍵データバス４０４、４１８は２ビットのバスとする（物理的に、信号線が二本になる）。分配器４１７の構成も変えなければならない。
ここでは、２ビットの信号に対して、例えば、０１を正表現、１０を負表現に対応させる。００、１１という信号は使わないものとする。鍵データのどのビットパタンに正表現、負表現を対応させるかには任意である。
分配器４１７の構成は、図５に示すようになる。分配器４１７は、バッファとして、正表現データのバッファ８０１、負表現データのバッファ８０２を有する。排他的論理和回路８０３と排他的論理和回路８０４は、８ビットの排他的論理和を計算する回路である。拡張器８０５は、１ビット入力を８ビットに拡張する回路である（図４参照）。入力バッファ８０７は、データの入力バッファ、鍵データバッファ８０８，８１２は、１ビットの鍵データバッファである。データバス８０９は８ビットのデータバス、鍵データバス８１０，８１１は、それぞれ１ビットの鍵データバスである。したがって、鍵データの表現としては、２ビットを使用することになる。
分配器４１７の動作は、以下の通りである。８ビットのデータＤは、データバス８０９を通って入力データバッファ８０７に転送される。同じく、データＤが正表現であるか負表現であるかを示す鍵データＫ、Ｊもそれぞれ鍵データバス８１０、８１１を通って、鍵データバッファ８１２、８０８に転送される。鍵データＫは、拡張器８０５によって８ビットに拡張され、排他的論理和回路８０３に入力される。同様に、データバッファ８０７のデータは、そのまま、排他的論理和回路５０４に入力され、鍵データとの排他的論理和が計算され、負表現データバッファ５０２に入力される。同時に、データバッファ５０７のデータは、排他的論理和回路５０３に入力される。鍵データバッファ５０８のデータは、図３に示す否定拡張回路に入力され、その鍵データの値を反転して、これを８ビットに拡張するものである。当該８ビットは、排他的論理和回路５０３に入力され、データバッファ５０７のデータとの排他的論理和が計算され、正表現データバッファ５０１に入力される。
そして、正表現と負表現の演算回路によって、それぞれ演算されて、その後、乱数により、正表現と負表現のいずれかを選択されて、レジスタに転送されるのは、第一の実施形態と同様である。
本実施形態では、鍵データバスを２ビットで表現して、それぞれ「０１」「１０」により、鍵データを表現した。データ秘匿の観点から言えば、鍵データ自体が０、１が同数の数使われているために、プリチャージバスなどで、電流に着目した鍵データの解析がおこなわれにくくなる利点がある。Hereinafter, the main symbols of the above-mentioned embodiment are described.
Vcc: power supply terminal, RST: reset terminal, CLK: clock terminal, GND: ground terminal, I/O: input/output terminal,
201... CPU: central processing unit, 202... COPRO: coprocessor, 207... I/O: input/output port, 204... MEM: storage device, 205... PA: program area, 206... DA: data area,
401... RAM: continuously readable/writable memory, 406... RNG: random number generator, 408... COMP: comparator, 411... Posi: positive logic arithmetic unit, 412... Nega: negative logic arithmetic unit, 417... DISP : Distributor, 420... REG: register, 421, 422... R1: first register, 423, 424... R2: second register,
501... PDBUF: buffer for data expressed in positive logic, 502... NDBUF: buffer for data expressed in negative logic, 505... INV: inversion expansion device, 506... EXT: expansion device, 507... DBUF: Data buffer, 508... K: 1-bit encryption key data buffer,
801... PDBUF: buffer for data expressed in positive logic, 802... NDBUF: buffer for data expressed in negative logic, 805... EXT: expansion device, 807... DBUF: data buffer, 812... K:1 Bit encryption key data buffer (first), 808... J: 1-bit encryption key data buffer (second).
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, each embodiment according to the present invention will be described with reference to FIGS. 1 to 5.
[Principle of the present invention]
First, the principle of the present invention for solving the above technical problems will be described.
In order to solve the first technical problem, the present invention focuses on arithmetic units having different polarities. In a general computer, there are two configurations for 1 and 0 of data: a configuration in which 1 is a high potential and 0 is a low potential, and a configuration in which 0 is a high potential and 1 is a low potential. The former is sometimes called a positive logic circuit and the latter is sometimes called a negative logic circuit. For example, when the high potential is represented by H and the low potential is represented by L, the binary data “11010010” is represented by “HHLHLLHL” in positive logic and “LLHLHHLH” in negative logic. Due to such electrical difference, the power consumption pattern also differs. Hereinafter, the data format in which 1 represents H and 0 in L will be referred to as positive expression, and the data format in which 1 represents L and 0 as H will be referred to as negative expression.
In the present invention, in order to utilize this phenomenon, the key data K for determining whether the data A is expressed positively or negatively is attached to the data A and processed in the form of a data pair (A, K). . For example, if K=1, it is determined that A is expressed positively, and if K=0, A is expressed negatively.
In this case, the binary representation of the data A is (A[N-1], A[N-2],..., A[0]) (A[J]=0 or 1) for 1 Using the bit key K,
POSI(A,K)=(A[N-1] EXOR NOT(K), A[N-2] EXOR NOT(K),..., A[0] EXOR NOT(K))... (Equation 1)
Then, this is the regular expression of A. vice versa,
NEGA(A,K)=(A[N-1] EXOR K, A[N-2] EXOR K,..., A[0] EXOR K) (Equation 2)
Then, the negative expression of A is obtained.
Hereinafter, a positive logic computing unit will be referred to as a P-ALU and a negative logic computing unit will be referred to as an N-ALU. Generally, the calculation is performed on the two data A1 and A2. When a logical operation, an arithmetic operation, etc. are generically expressed as OP, the operation of performing the operation OP on A1 and A2 and setting it as A3 is A3 = A1 OP A2
Can be written as
Hereinafter, a positive logic computing unit will be referred to as a P-ALU and a negative logic computing unit will be referred to as an N-ALU. In P-ALU,
A3 (regular expression) = A1 (regular expression) OP A2 (regular expression)
In N-ALU,
A3 (negative expression) = A1 (negative expression) OP A2 (negative expression)
Becomes
Therefore, a distribution circuit for calculating POSI (A, K) and NEGA (A, K) from a pair of data and key data (A, K) is provided, and in the P-ALU,
POSI (A1, K1) OP POSI (A1, K2)
Is calculated, and in N-ALU,
NEGA (A1, K1) OP NEGA (A1, K2)
To calculate. The operation result of P-ALU is a positive expression of A3, and the operation result of N-ALU is a negative expression of A3. Therefore, if a selection circuit that randomly selects one of these is provided and K3=1 when selecting the result of the P-ALU and K3=0 when selecting the result of the N-ALU, the result will be You can write (A3, K3).
Note that the operating currents of the P-ALU and N-ALU are different, and the POSI in the P-ALU and NEGA in the N-ALU operate in parallel. Therefore, with this method, it is possible to make it difficult to estimate the processing and the encryption key from the waveform of the current consumption.
Next, in order to solve the second technical problem, the following is done.
A comparator for checking whether or not the output value A of the P-ALU used in the above method and the inverted value NOT(B) of the output B of the N-ALU match is provided, and when the comparison results match, Continue processing, and if they do not match, reset as an error and not output the result. An error is detected because the output of the P-ALU and the output of the N-ALU must have a bit inversion relationship. As mentioned above, deliberately caused errors are often such that the entire data is like a high potential (or low potential). Therefore, both the output of the P-ALU and the output of the N-ALU are likely to have a high potential (or a low potential). In this case, since both outputs are not in a bit inversion relationship, an error is detected.
As described above, according to the present invention, a highly secure IC card can be provided.
Further, the present invention can further enhance security by using it in combination with existing technology. For example, Japanese Unexamined Patent Application Publication No. 2001-5731 discloses a method of encrypting a bus line or a memory, but it is considered effective to combine these techniques. That is, the technology disclosed in Japanese Patent Laid-Open No. 2001-5731 is used to encrypt the bus line and the memory, and with respect to the CPU, by using the present invention, a wider range of internal data can be encrypted and processed. , Can improve security.
[Embodiment 1]
Hereinafter, a first embodiment according to the present invention will be described with reference to FIGS. 1 to 4.
FIG. 1 is a block diagram showing the configuration of an IC card according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the configuration of the distributor 417 according to the first embodiment of the present invention.
FIG. 3 is a schematic diagram of a connection circuit for inverting the input data and expanding it to 8 bits in the distributor 417.
FIG. 4 is a schematic diagram of a connection circuit for expanding the input data to 8 bits in the distributor 417.
As shown in FIG. 4, the IC card according to the embodiment of the present invention includes a RAM 401, a P-ALU 411, an N-ALU 412, a random number generator 406, a comparator 408, a distributor 417, input data buffers 413, 414, and 414. 415, 416, output data buffers 409, 410, register 420, read data bus 419, read data key bus 418, and selector 407.
More specifically, both are stored as a set inside the RAM, such as data 403 and key data 402. Data is always accompanied by key data. Here, it is drawn that they are physically close to each other, but they may be physically separated as long as they are transferred in combination with data.
Similarly to the RAM, the register 420 also stores data 422 and key data 421 as a set.
Although not shown here, the program is usually stored in a ROM or an EEPROM, and the ALU operates according to the program. Further, in order to avoid complication, the description of the address bus and the description of the clock signal will be omitted.
Here, in order to clarify the function of each constituent element, a case where addition processing is performed on two data A and B on the RAM will be considered. Normally, this processing is "transfer two data A and B on RAM to registers R1 and R2" (processing 1),
"Transfer the data in the registers R1 and R2 to the arithmetic unit and perform addition processing" (Processing 2), "Transfer the addition result to the register R2 again" (Processing 3)
It consists of a series of operations.
In this embodiment, the data stored in the RAM 401 is as described above.
(Data, key data)
Retained in the form of. Here, the data A (403) key data K1 (402) has 1 bit, and is 1 for positive expression and 0 for negative expression. Although the bit length of the data is arbitrary, it is set to 8 bits here. In (Process 1), the data 403(A) is transferred to the data register R1 (422) and the key data register 421 through the data bus 405 and the key data bus 404. Similarly, the data B (426) and the key data K2 (425) are also transferred to the data register R2 (423) and the key data register 424, respectively.
Next, these data are sequentially transferred to the distributor 417 through the data bus 419 and the key data bus 418. The distributor 417 is a circuit having the configuration shown in FIG.
The configuration of the distributor 417 will be described. The distributor 417 has a buffer 501 for positive expression data and a buffer 502 for negative expression data as buffers. Here, the buffer is physically the same as a register and is used for temporary storage of data. The exclusive OR circuit 503 and the exclusive OR circuit 504 are circuits that calculate an 8-bit exclusive OR. As shown in FIG. 3, the extender 505 is a extender that bit-inverts a 1-bit input by using an inverter 601 and extends this to 8 bits. The expansion period 506 is a circuit for expanding a 1-bit input to 8 bits as shown in FIG.
The input data buffer 507 is a data input buffer, and the key data buffer 508 is a 1-bit key data buffer. The data bus 509 is an 8-bit data bus, and the key data bus 510 is a 1-bit key data bus.
The operation of the distributor is as follows. The 8-bit data D is transferred to the input data buffer 507 via the data bus 509. Similarly, key data K indicating whether the data D is a positive expression or a negative expression is also transferred to the key data buffer 508 through the key data bus 510. The key data K is expanded to 8 bits by the expander 506 and input to the exclusive OR circuit 504. The data in the data buffer 507 is directly input to the exclusive OR circuit 504, the exclusive OR with the key data is calculated, and the data is input to the negative expression data buffer 502. At the same time, the data in the data buffer 507 is input to the exclusive OR circuit 503. The data in the key data buffer 508 is input to the NOT expansion circuit shown in FIG. 3, inverts the value of the key data, and expands it to 8 bits. The 8-bit data is input to the exclusive OR circuit 503, the exclusive OR with the data in the data buffer 507 is calculated, and the data is input to the regular expression data buffer 501.
The distributors transfer the data A and B to the data buffers 413, 414, 415 and 416 in accordance with the associated key data K1 and K2, respectively. The P-ALU411 and the negative expression are used to calculate the positive expression data. The data is sent to the N-ALU 412 which performs data calculation. The arithmetic operations performed by these arithmetic units are shown in (Equation 1) and (Equation 2). In this example, in each arithmetic unit, addition processing is performed in parallel (processing 2) and stored in the data buffer 409 for positive expression and the data buffer 410 for negative expression. Then, these data are input to the comparator 408. As described in [Principle of the Present Invention], it is difficult to estimate the power consumption from the outside by being operated in parallel by the P-ALU 411 and the N-ALU 412.
This comparator takes the exclusive OR for each bit with respect to the values of the buffers 409 and 410, takes the logical product of all 8 bits of the result, and uses this as the control signal. If the control signal is 1, the information processing device is reset, and if the control signal is 0, the process is continued. That is, it is checked whether or not the obtained output data of both are bit-inverted.
If this control signal is 0 and the processing is to be continued, the values of the data buffers 409 and 410 are input to the selection device 407 that selects in accordance with 1 bit output from the random number generation device 406.
If the output bit of the random number generator 406 is 1, the selection circuit 407 transfers the regular expression data to the key data register unit 424 of the register R2 through the key data bus 404. The output bit of the random number generator 406 is also transferred to the comparator 407. If the bit is 1, the comparator 407 transfers the regular expression data 409 to the data section 423 of the register R2 through the data bus 405. To do.
As a result, regular expression data paired with the key data can be obtained in R2 (process 3). Similarly, when the output bit of the random number generator 406 is 0, negative expression data paired with the key data can be obtained.
The operations of obtaining the positive expression data paired with the key data and the negative expression data paired with the key data operate in parallel, making it difficult to estimate the power consumption from the outside.
In the present embodiment, the operation timings of both the P-ALU 411 and the N-ALU are not mentioned, but for example, the input timing to the ALU is given to the data of the input data buffers 413, 414, 415, 416. The bus drivers of the buffer group may be simultaneously operated in accordance with a signal (usually a clock signal externally supplied to the IC chip). Note that in the present embodiment, being operated in parallel means operating in accordance with the same clock signal, and means allowing deviations in the degree of signal delay.
[Embodiment 2]
Hereinafter, a second embodiment according to the present invention will be described with reference to FIG.
FIG. 5 is a block diagram showing the configuration of the distributor 417 according to the second embodiment of the present invention.
In the first embodiment, the key data has 1 bit, but in the present embodiment, the key data has 2 bits.
The basic configuration of the IC card in the case of 2 bits is the same as the configuration of the block diagram shown in FIG.
In this embodiment, the key data buses 404 and 418 are 2-bit buses (physically, there are two signal lines). The configuration of distributor 417 must also be changed.
Here, for a 2-bit signal, for example, 01 corresponds to a positive expression and 10 corresponds to a negative expression. The signals 00 and 11 are not used. Which bit pattern of the key data is associated with the positive expression and the negative expression is arbitrary.
The configuration of the distributor 417 is as shown in FIG. The distributor 417 has a buffer 801 for positive expression data and a buffer 802 for negative expression data as buffers. The exclusive OR circuit 803 and the exclusive OR circuit 804 are circuits that calculate an 8-bit exclusive OR. The extender 805 is a circuit that extends a 1-bit input to 8 bits (see FIG. 4). The input buffer 807 is a data input buffer, and the key data buffers 808 and 812 are 1-bit key data buffers. The data bus 809 is an 8-bit data bus, and the key data buses 810 and 811 are 1-bit key data buses, respectively. Therefore, 2 bits are used as the representation of the key data.
The operation of the distributor 417 is as follows. The 8-bit data D is transferred to the input data buffer 807 through the data bus 809. Similarly, key data K and J indicating whether the data D is a positive expression or a negative expression are also transferred to the key data buffers 812 and 808 through the key data buses 810 and 811 respectively. The key data K is expanded to 8 bits by the expander 805 and input to the exclusive OR circuit 803. Similarly, the data in the data buffer 807 is directly input to the exclusive OR circuit 504, the exclusive OR with the key data is calculated, and the data is input to the negative expression data buffer 502. At the same time, the data in the data buffer 507 is input to the exclusive OR circuit 503. The data in the key data buffer 508 is input to the NOT expansion circuit shown in FIG. 3, inverts the value of the key data, and expands it to 8 bits. The 8 bits are input to the exclusive OR circuit 503, the exclusive OR with the data in the data buffer 507 is calculated, and the 8 bits are input to the regular expression data buffer 501.
Similar to the first embodiment, the positive expression and the negative expression are respectively operated, and then either the positive expression or the negative expression is selected by the random number and transferred to the register. Is.
In this embodiment, the key data bus is represented by 2 bits, and the key data is represented by "01" and "10", respectively. From the viewpoint of data concealment, since 0 and 1 of the key data are used in the same number, there is an advantage that it is difficult to analyze the key data focusing on the current in the precharge bus or the like.

Claims

In an information processing device in which one of binary data of 0 and 1 is represented by a high potential of voltage and the other is represented by a low potential,
A first arithmetic unit for performing an operation with 1 being a high potential and 0 being a low potential;
A second arithmetic unit for performing an arithmetic operation with 0 being a high potential and 1 being a low potential,
Convert the input data having the expression format of positive expression data and negative expression data that are bit-reversed to each other into a format suitable for each arithmetic unit,
The input data in the form of the positive expression data is operated in parallel by the first operation device, and the input data in the form of the negative expression data is operated in parallel by the second operation device,
An information processing apparatus, wherein the first arithmetic unit obtains output data in the form of positive expression data and the second arithmetic unit obtains output data in the form of negative expression data.

The format of the positive expression data and the negative expression data is identified by the key data,
Moreover, the key data representing the positive expression data and the key data representing the negative expression data have a bit-inverted relationship with each other,
The information processing apparatus according to claim 1, wherein the key data is handled as a pair together with the data in the information processing apparatus.

The information processing device,
Furthermore, it has a register or a storage device for storing data,
3. The selection unit according to claim 1, further comprising a selection unit that determines which of the output data of the first arithmetic unit and the output data of the second arithmetic unit is transferred to the register or the storage unit. Any information processing device.

3. A determination unit that compares the output data of the first arithmetic unit with the output data of the second arithmetic unit and determines whether or not there is a bit-inverted relationship with each other. Any one of the information processing devices described.

The information processing apparatus according to claim 4, wherein when the determination unit determines that the information does not match, the information processing apparatus is reset as an error.

The information processing apparatus according to claim 1, further comprising a bus line as the data transfer means.

The information processing apparatus according to claim 2, wherein the key data is represented by 1 bit or 2 bits.

In selecting which of the output data of the first arithmetic unit and the output data of the second arithmetic unit to be transferred,
The information processing apparatus according to claim 3, wherein the information is randomly selected by a random number pattern.

In an IC card that handles and stores information with binary data of 0 and 1,
As the internal data, it has the data of the expression form of the positive expression data and the negative expression data which are bit-inverted to each other,
An IC card characterized in that both an operation result in the expression form of positive expression data and an operation result in the expression form of negative expression data are obtained, and one of them is randomly selected and stored as output data of the operation.

In an IC card that handles and stores information with binary data of 0 and 1,
As the internal data, it has the data of the expression form of the positive expression data and the negative expression data which are bit-inverted to each other,
When both the operation result of the expression format of the positive expression data and the operation result of the negative expression data expression value are obtained, it is determined whether or not the outputs have a bit-inverted relationship with each other. When the result of the determination is that they do not match, An IC card characterized by resetting the information processing device as an error.

Has a CPU and a storage device,
11. When an abnormal input is made, the results of the arithmetic units operating in parallel in the CPU are compared to detect the abnormal input, and the output of the CPU is stopped as an error. The listed IC card.

In an information processing device in which one of binary data of 0 and 1 is represented by a high potential of voltage and the other is represented by a low potential,
A first arithmetic unit for calculating positive expression data, wherein 1 is a high potential and 0 is a low potential;
A second arithmetic unit for calculating negative expression data, where 0 is a high potential and 1 is a low potential,
The information processing apparatus, wherein the positive expression data and the negative expression data are data having an expression format having a bit-inverted relationship with each other.