JPS6455993U - - Google Patents
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- JPS6455993U JPS6455993U JP15160587U JP15160587U JPS6455993U JP S6455993 U JPS6455993 U JP S6455993U JP 15160587 U JP15160587 U JP 15160587U JP 15160587 U JP15160587 U JP 15160587U JP S6455993 U JPS6455993 U JP S6455993U
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- Japan
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- musical tone
- output
- musical
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 4
- 238000003786 synthesis reaction Methods 0.000 claims 4
- 230000000873 masking effect Effects 0.000 claims 2
- 230000005764 inhibitory process Effects 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 36
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Description
第１図は本考案の一実施例に係る電子楽器の全
体構成図、第２図は音源ＬＳＩのブロツク図、第
３図は音源ＬＳＩのインタフエース部とエンベロ
ープ／キーコード生成回路による外部ＲＡＭ占有
の割振を示すタイムチヤート、第４図はＣＰＵか
ら音源ＬＳＩのインタフエース／制御部に送られ
るデータと書込制御信号のタイムチヤート、第５
図は楽音制御信号生成のための低速演算周期と波
形生成のための高速演算周期とを示すタイムチヤ
ート、第６図はインタフエース／制御部の詳細図
、第７図はタイミング信号発生回路が発生する信
号の一部のタイムチヤート、第８図はタイミング
信号発生回路が発生するその他の信号のタイムチ
ヤート、第９図はタイミング信号発生回路の詳細
図、第１０図はインストラクシヨンデコーダの詳
細図、第１１図は１バイト長のデータの転送イン
ストラクシヨンに対するインタフエース／制御部
の動作を示すタイムチヤート、第１２図は２バイ
ト長のデータの転送インストラクシヨンに対する
インタフエース／制御部の動作を示すタイムチヤ
ート、第１３図はフラグセツトのインストラクシ
ヨンに対するインタフエース／制御部の動作を示
すタイムチヤート、第１４図はキーオフのインス
トラクシヨンに対するインタフエース／制御部の
動作を示すタイムチヤート、第１５図はＯＣレジ
スタへの書込みインストラクシヨンに対するイン
タフエース／制御部の動作を示すタイムチヤート
、第１６図はモードの設定インストラクシヨンに
対するインタフエース／制御部の動作を示すタイ
ムチヤート、第１７図はエンベロープ／キーコー
ド生成回路のブロツク図、第１８図はエンベロー
プ／キーコード生成回路の動作サイクルを与える
カウンタＢの詳細図、第１９図はカウンタＢのタ
イムチヤート、第２０Ａ図はエンベロープ／キー
コード生成回路による演算のフローチヤート、第
２０Ｂ図はエンベロープ／キーコード生成回路の
動作をまとめた図、第２１図はＣＰＵから与えら
れる振幅モジユレーシヨン生成用データを示すグ
ラフ、第２２図は演算用タイミング信号発生回路
の詳細図、第２３図はクロツク発生回路の詳細図
、第２４図は演算用アドレス生成回路の詳細図、
第２５図は演算用制御信号発生回路の詳細図、第
２６図は演算用制御信号発生回路におけるタイム
チヤート、第２７図は書込み禁止回路の詳細図、
第２８図は書込み禁止回路の動作を示すタイムチ
ヤート、第２９図は指数データ用アドレス生成回
路の詳細図、第３０図は演算回路の詳細なブロツ
ク図、第３１図はＡレジスタの詳細図、第３２図
はＢレジスタの詳細図、第３３図はＭレジスタの
詳細図、第３４図はシフト制御回路の詳細図、第
３５図はエンベロープ制御回路の詳細図、第３６
図はデータ変更回路の詳細図、第３７図は符号生
成回路の詳細図、第３８図はフラグによるピツチ
エンベロープの反転を示すグラフ、第３９図は加
減算器と出力クリツプ回路の詳細図、第４０図は
フラグ発生回路の詳細図、第４１図は出力クリツ
プ制御回路の詳細図、第４２図はＳレジスタとエ
ンベロープフラグ制御回路の詳細図、第４３図は
外部ＲＡＭインタフエースの詳細図、第４４図は
外部ＲＡＭインタフエースの動作を示すタイムチ
ヤート、第４５図は指数変換／位相角生成回路の
ブロツク図、第４６図はエンベロープレジスタの
詳細図、第４７図は周波数情報レジスタの詳細図
、第４８図は指数変換／位相角生成回路のタイム
チヤート、第４９図はＯＣレジスタの詳細図、第
５０図は波形生成回路の詳細図、第５１図は波形
生成回路において制御信号により歪みの生じる正
弦波のセツトを示す波形図、第５２図は波形生成
回路のタイムチヤートである。 １……鍵盤、２……スイツチ、３……ＣＰＵ、
６……音源ＬＳＩ、７……外部ＲＡＭ、８……デ
ジタルアナログ変換器、９……アンプ、１０……
スピーカ、１５９……タイミング信号発生回路、
１５６……ラツチ、１１４０……出力マスク用ゲ
ート回路。
体構成図、第２図は音源ＬＳＩのブロツク図、第
３図は音源ＬＳＩのインタフエース部とエンベロ
ープ／キーコード生成回路による外部ＲＡＭ占有
の割振を示すタイムチヤート、第４図はＣＰＵか
ら音源ＬＳＩのインタフエース／制御部に送られ
るデータと書込制御信号のタイムチヤート、第５
図は楽音制御信号生成のための低速演算周期と波
形生成のための高速演算周期とを示すタイムチヤ
ート、第６図はインタフエース／制御部の詳細図
、第７図はタイミング信号発生回路が発生する信
号の一部のタイムチヤート、第８図はタイミング
信号発生回路が発生するその他の信号のタイムチ
ヤート、第９図はタイミング信号発生回路の詳細
図、第１０図はインストラクシヨンデコーダの詳
細図、第１１図は１バイト長のデータの転送イン
ストラクシヨンに対するインタフエース／制御部
の動作を示すタイムチヤート、第１２図は２バイ
ト長のデータの転送インストラクシヨンに対する
インタフエース／制御部の動作を示すタイムチヤ
ート、第１３図はフラグセツトのインストラクシ
ヨンに対するインタフエース／制御部の動作を示
すタイムチヤート、第１４図はキーオフのインス
トラクシヨンに対するインタフエース／制御部の
動作を示すタイムチヤート、第１５図はＯＣレジ
スタへの書込みインストラクシヨンに対するイン
タフエース／制御部の動作を示すタイムチヤート
、第１６図はモードの設定インストラクシヨンに
対するインタフエース／制御部の動作を示すタイ
ムチヤート、第１７図はエンベロープ／キーコー
ド生成回路のブロツク図、第１８図はエンベロー
プ／キーコード生成回路の動作サイクルを与える
カウンタＢの詳細図、第１９図はカウンタＢのタ
イムチヤート、第２０Ａ図はエンベロープ／キー
コード生成回路による演算のフローチヤート、第
２０Ｂ図はエンベロープ／キーコード生成回路の
動作をまとめた図、第２１図はＣＰＵから与えら
れる振幅モジユレーシヨン生成用データを示すグ
ラフ、第２２図は演算用タイミング信号発生回路
の詳細図、第２３図はクロツク発生回路の詳細図
、第２４図は演算用アドレス生成回路の詳細図、
第２５図は演算用制御信号発生回路の詳細図、第
２６図は演算用制御信号発生回路におけるタイム
チヤート、第２７図は書込み禁止回路の詳細図、
第２８図は書込み禁止回路の動作を示すタイムチ
ヤート、第２９図は指数データ用アドレス生成回
路の詳細図、第３０図は演算回路の詳細なブロツ
ク図、第３１図はＡレジスタの詳細図、第３２図
はＢレジスタの詳細図、第３３図はＭレジスタの
詳細図、第３４図はシフト制御回路の詳細図、第
３５図はエンベロープ制御回路の詳細図、第３６
図はデータ変更回路の詳細図、第３７図は符号生
成回路の詳細図、第３８図はフラグによるピツチ
エンベロープの反転を示すグラフ、第３９図は加
減算器と出力クリツプ回路の詳細図、第４０図は
フラグ発生回路の詳細図、第４１図は出力クリツ
プ制御回路の詳細図、第４２図はＳレジスタとエ
ンベロープフラグ制御回路の詳細図、第４３図は
外部ＲＡＭインタフエースの詳細図、第４４図は
外部ＲＡＭインタフエースの動作を示すタイムチ
ヤート、第４５図は指数変換／位相角生成回路の
ブロツク図、第４６図はエンベロープレジスタの
詳細図、第４７図は周波数情報レジスタの詳細図
、第４８図は指数変換／位相角生成回路のタイム
チヤート、第４９図はＯＣレジスタの詳細図、第
５０図は波形生成回路の詳細図、第５１図は波形
生成回路において制御信号により歪みの生じる正
弦波のセツトを示す波形図、第５２図は波形生成
回路のタイムチヤートである。 １……鍵盤、２……スイツチ、３……ＣＰＵ、
６……音源ＬＳＩ、７……外部ＲＡＭ、８……デ
ジタルアナログ変換器、９……アンプ、１０……
スピーカ、１５９……タイミング信号発生回路、
１５６……ラツチ、１１４０……出力マスク用ゲ
ート回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 演奏入力装置１，２と、 上記演奏入力装置の演奏状態をモニターするＣ
ＰＵ３と、 上記ＣＰＵにより制御され、演奏状態に従つて
楽音を合成する楽音合成装置６，７と、 上記楽音合成装置６，７により合成された楽音
を音響信号に変換する変換装置８，９，１０と、 を備える電子楽器において、 上記楽音合成装置は、電源投入による外部リセ
ツト信号に応答して、上記変換装置への出力を無
音レベルに固定することにより、内部の不定デー
タによる楽音出力を禁止し、上記ＣＰＵからの初
期化完了信号に応答して上記楽音出力の禁止を解
く出力マスク手段１５９，１５６，１１４０を有
することを特徴とする電子楽器。 (2) 実用新案登録請求の範囲第１項記載の電子
楽器において、 上記出力マスク手段は、 上記外部リセツト信号から内部リセツト信号を
生成する回路手段１５９と、 上記内部リセツト信号によりリセツトされ、上
記ＣＰＵからのモード設定命令によりセツトされ
るフラグ手段１５６と、 上記楽音合成装置の出力端に設けられたゲート
手段１１４０であつて、上記フラグ手段がリセツ
トされているときは無音レベルの信号を出力し、
上記フラグ手段がセツトされているときは上記楽
音合成手段により生成された楽音信号を出力とし
て通過させるゲート手段と、 を有することを特徴とする電子楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15160587U JPS6455993U (ja) | 1987-10-02 | 1987-10-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15160587U JPS6455993U (ja) | 1987-10-02 | 1987-10-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6455993U true JPS6455993U (ja) | 1989-04-06 |
Family
ID=31425795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15160587U Pending JPS6455993U (ja) | 1987-10-02 | 1987-10-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6455993U (ja) |
-
1987
- 1987-10-02 JP JP15160587U patent/JPS6455993U/ja active Pending
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