JPS6423096U - - Google Patents
Info
- Publication number
- JPS6423096U JPS6423096U JP11763387U JP11763387U JPS6423096U JP S6423096 U JPS6423096 U JP S6423096U JP 11763387 U JP11763387 U JP 11763387U JP 11763387 U JP11763387 U JP 11763387U JP S6423096 U JPS6423096 U JP S6423096U
- Authority
- JP
- Japan
- Prior art keywords
- buzzer
- circuit
- output
- control circuit
- nand gates
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Power Sources (AREA)
Description
第１図は本考案の一実施例の回路図、第２図ａ
〜ｃは同例の各部の波形図、第３図は従来のブザ
ー回路の回路図、第４図ａ，ｂは第３図の各部の
波形図である。 １……ワンチツプマイコン（制御回路）、２…
…無安定マルチバイブレータ、３……ブザー、４
……遅延回路。
〜ｃは同例の各部の波形図、第３図は従来のブザ
ー回路の回路図、第４図ａ，ｂは第３図の各部の
波形図である。 １……ワンチツプマイコン（制御回路）、２…
…無安定マルチバイブレータ、３……ブザー、４
……遅延回路。
Claims (1)
- ブザーと、制御回路の出力に接続された複数の
ＮＡＮＤゲートの直列回路を含み前記ブザーを駆
動する無安定マルチバイブレータとを備えたブザ
ー回路において、前記複数のＮＡＮＤゲートのう
ちの前記ブザーに信号を出力するＮＡＮＤゲート
の一方の入力に、前記制御回路の電源投入時から
一定時間前記ブザーへの信号出力を禁止する遅延
回路を設けたことを特徴とするブザー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11763387U JPS6423096U (ja) | 1987-07-30 | 1987-07-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11763387U JPS6423096U (ja) | 1987-07-30 | 1987-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6423096U true JPS6423096U (ja) | 1989-02-07 |
Family
ID=31361259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11763387U Pending JPS6423096U (ja) | 1987-07-30 | 1987-07-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6423096U (ja) |
-
1987
- 1987-07-30 JP JP11763387U patent/JPS6423096U/ja active Pending