JPS6413829U - - Google Patents
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- Publication number
- JPS6413829U JPS6413829U JP10741187U JP10741187U JPS6413829U JP S6413829 U JPS6413829 U JP S6413829U JP 10741187 U JP10741187 U JP 10741187U JP 10741187 U JP10741187 U JP 10741187U JP S6413829 U JPS6413829 U JP S6413829U
- Authority
- JP
- Japan
- Prior art keywords
- data signals
- converting
- serial
- parallel
- clock signal
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
第１図は本発明の一実施例を示す回路図、第２
図は第１図の回路の動作を示すタイミングチヤー
ト、第３図は従来の信号波形図である。
図は第１図の回路の動作を示すタイミングチヤー
ト、第３図は従来の信号波形図である。
Claims (1)
- 複数のデータ信号を該データ信号に対して充分
高速なクロツク信号にてパラレル−シリアル変換
する手段、該シリアル変換されたデータ信号を前
記クロツク信号にてシリアル−パラレル変換する
手段、前記両変換手段間のデータ信号及びクロツ
ク信号を伝送する各線路に挿入された小型のパル
ストランスとからなることを特徴とするアイソレ
ータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10741187U JPS6413829U (ja) | 1987-07-13 | 1987-07-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10741187U JPS6413829U (ja) | 1987-07-13 | 1987-07-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6413829U true JPS6413829U (ja) | 1989-01-24 |
Family
ID=31341800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10741187U Pending JPS6413829U (ja) | 1987-07-13 | 1987-07-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6413829U (ja) |
-
1987
- 1987-07-13 JP JP10741187U patent/JPS6413829U/ja active Pending
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