JPS6398899A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔並業上の利用分野〕 本発明は半導体メモリに係り、特に集積度を向上させる
と共に該半導体メモリに欠陥があり、あるいは一部が故
障してもこれを修復できるようにした高集積度半導体メ
モリに関する。

〔従来の技術〕

半導体メモリ、その他の半導体集積回路（ＩＣ。

ＬＳＩ）は半導体ウェハ、例えば単結晶シリコン板の上
に多数の回路素子を形成したものであって、経済性、高
性能化、高信頼化をそのメリットする。

特に半導体メモリはＬＳＩの典型とも言えるもので、Ｒ
ＯＭあるいはＲＡ　Ｍとして、所謂情報処理装置の内部
メモリに限らず、大容量のデータファイルとして広範囲
に応用されるようになった。

このような高集積度半導体回路素子を半導体メモリを例
として説明する。

第６図はシリコンウェハ上に半導体メモリチップを構成
する概念図であって、１はシリコンウェハ、２は半導体
メモリチップ（以下、単にチップと称す）である。

シリコンウェハ１は、その直径が約１０α（最近はさら
に大径のものも製作されている）あり、この上に多数の
チップ２を区画形成するものであるが、シリコンウェハ
１は児全な品質に作ることができないので、ところどこ
ろに悪い部分（欠陥）があるのが普通である。また、半
導体メモリとしての回路を形成する過程においても、全
てのチップが使用できるものとはならない。半導体メモ
リとして使用できないチップは、シリコンウェハ１の完
成時、および半導体メモリの形成後、検査工程により検
出し、これを欠陥（バグ）として登録しておく。このよ
うなバグを図に黒点により示しである。

チップの区画面積をどの程度とするかは、回路設計技術
、微・Ｔｍｌ加工技術、試験技術によってその最小面積
が制限されると共ンこ、上記バグの存在によりチップ面
積を大きくすることには製造歩留りから自と限界がある
。

第７図はシリコンウェハ上に区画形成するチップの面積
を大きくした場合の概念図であって、１はシリコンウェ
ハ、２は半導体メモリチップである。同図におけるチッ
プの面積は第６図のチップの面積の４倍として示しであ
る。また、バグの数。

位置は第６図と同じと仮定しである。

第６図と第７図の各場合におけるチップ取りの歩留りを
比較すると、第６図においてはチップの総数＝９６、バ
グの数＝７であるから、その歩留りは９２係どなる。一
方、第７図においてはチップの総数＝２９であるから、
その歩留りは７５チとなる。（なお、実際にはチップの
数はこれより１桁以上大きいものとなる。） このように、チップ面積を大とすると、歩留りが低下し
てしまい、シリコンウェハの利用効率が悪くなってしま
う。

ところで、半導体メモリの高密度化すなわちメモリ容重
のアップを行うためには、第一の手段として半導体メモ
リ自身のチップ面積を犬きくすることが考えられ、第二
の手段としてパッケージに入った半導体メモリをプリン
ト基板などの上に高密度に実装することが考えられる。

しかしながら、上記第一の手段は、前記したようにバグ
があるとチップ全体が使用不可能となり、歩留りの点か
らも好ましいものでない。また上記第二の手段は、個々
の半導体メモリチップ自身の面積は小さいが、これをプ
リント基板などに実装するための外部接続用コネクタに
必要とするｊｌ　１９、パッケージの占有面積等が増加
し、半導体メモリ全体の占める面積が大きくなって、小
型化をメリットの一つとする半導体メモリの持つ特長を
発揮させることができなくなる。

なお、上記シリコンウェハとその上に区画形成するチッ
プの大きさについては、例えば、伝田ｆｌ−著「わかる
半導体セミナー」（昭５４．９．１　）ＣＱ出版Ｐ１４
８、あるいは、滝川光治著、エレクトロニクス文庫■「
ディジタル集積回路・デザインの基礎」昭５４．４．１
オ一ム社、Ｐ２Ｎ２等において論じられている。

〔発明が解決しようとする間、消点〕

上記従来技術においては、半導体メモリ（半導体集積回
路素子）のチップ面積を大きくして大容量のメモリとす
るための高集積化が困雄であり、かつ核メモリの一部て
故障が起きると該メモリ全体が使用不可能となり、故障
を修復して再使用することができない、等の問題があっ
た。

本発明は、上記従来技術の問題を解決し、大容量かつ修
復可能な半導体メモリを提供することを目的とする。

〔問題を解決するための手段〕

上記目的は、シリコンウェハ上に区画形成された複数の
半導体メモリチップを１ブロックとし、これに核１ブロ
ック中の半導体メモリチップの欠陥情報（バグ情報）、
アドレス変換情報などのＩＤ情報を持たせたＲＯＭを設
げることにより達成される。

〔作用〕

複数の半導体メモリチップを１ブロックとして半導体メ
モリを構成し、該ブロック中のチップに欠陥がある場合
には、そのチップのみを無効として、全体として大容量
の半導体メモリを構成でき、かつ、使用途中で一部のチ
ップに故障が生じてもこれのみを無効とした修復が可能
となる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明による半導体メモリの一実施例を示す概
念図であって、３はＲＯＭ、４〜７はＲ１ＪＪｖ１１〜
ＲＡＭ４であり、このＲＡＭ１〜ＲＡ　Ｎｉ　４により
記憶ブロックを構成する。

同図において、ＲＡ　Ｌｉ　１〜ＲＡ　Ｍ　４は後述の
半導体ウェハ、例えばシリコンウェハ上で１ブロックの
記憶ブロックを形成するチップに対応し、例えばそれぞ
れが３２にバイトの容量ならば３２×４＝１２８にバイ
トの総容量を持つ半導体メモリの記憶ブロックを構成し
ている。ここで、若し、ＲＡＭ３にバグがあるとすれば
、諾容量は１２８Ｘ３／４＝９６にバイトとなる。

このような１ブロックの半導体メモリの記憶ブロックに
対して、制御情報記憶素子としてのＲＯＭ３を設け、Ｒ
ＯＭ３に上記したバグがあればその場所情報（欠陥情報
）と、バグのあるチップを無効とする（アクセスを禁止
する）ためのアドレス変換情報などのＩＤ情報を記憶さ
せる。

制御情報記憶素子としてのＲＯＭ３はＲＡＭと同一のシ
リコンウェハ上に形成してもよく、あるいはＲＡＭを制
御情報記憶素子としてもよい。またこの制御情報記憶素
子をＲＡＭとは別体として構成してもよい。

第２図は、シリコンウェハ上に半導体メモリ用の複数チ
ップを】ブロックとして形成する概念図であって、１は
シリコンウェハ、２は半導体メモリチップ、２０．３０
は半導体メモリとしての１ブロック（１記憶ブロック）
である。

同図において、半導体メモリの１ブロックは、例えば４
チツプによるブロック２０．６チツプによるブロック３
０のように任意のチップをもって１つのブロックを構成
してよく、その１チツプをＲＯＭとして使用し、あるい
はすべてのチップをＲＡＭとして使用すると共に別途Ｒ
ＯＭを設けるようにしてもよい。

第３図は本発明による半導体メモリの構成例を示すブロ
ック図であって、３はＲＯＭ、４〜７はＲＡ　Ｍ　１〜
ＲＡ　Ｍ　４．８はアドレス線（ＡＯ〜Ａ１４）９はＲ
ＯＭ／ＲＡ　Ｍ選択線、１０はアドレス線（Ａ１５〜Ａ
１６）、１１はデータ線（ＤＯ〜Ｄ７）１２〜１５はチ
ップセレクト線（Ｃ８Ｉ〜Ｃ３４）である。

同図は１個当り３２にバイトの容量を持つ４個のＲＡＭ
と１個のＲＯＭによって構成した半導体メモリであり、
アドレス線８はＡＯからＡ１４まで１５本あり、このア
ドレスＰＡ　Ａ　ＯからＡ１４から４乏−ろアドレスに
よって各ＲＡＭのＯ〜３２にバイトの連続したメモリ空
間をアクセスする。

アドレス線１０はＡ１５とＡ１６の２本あり、ＲＯＭ３
から出力されるチップセレクト線１２〜１４（Ｃ８Ｉ〜
Ｃ３４）と共に４つのＲＡＭ４〜７の１つを選択するた
めのアドレスを与える。

データ線１１　（Ｄｏ〜Ｄ？）はＲＡＭ４〜７にデータ
に入出力したり、ＲＯＭ３に制御情報を書き込んだりす
るのに使用する。ＲＯＭ　／　ＲＡ　Ｍ選択線９はＲＯ
Ｍ３を選択するか、ＲＡＭ４〜７を選択するかを決める
ＲＯＭ／ＲＡＭ選択信号を入力するものであり、ＲＯＭ
／ＲＡＭ選択線９が、例えばハイレベル（論理１）のと
きはＲＡＭに対して入出力を行い、ローレベル（論理Ｏ
）のときはＲＯＭに対して入出力を行う。

第４図はＲＯＭの内部構造の１例を説明する概念図であ
って、３はＲＯＭ、１０はアドレス線、１１はデータ線
、１６はアドレス変換テーブル、１７はＩＤ情報テーブ
ルである。

図示において、アドレス変換テーブル１６にはアドレス
線１１　（Ａｌ　５とＡ１６）を介してアドレスが入力
されており、この２本のアドレス線からの２つのアドレ
スの組合わせでＣ８Ｉ〜Ｃ８４のチップアドレス（００
，０１，１０，１１）を出力する。ＩＤ情報テーブルＩ
７には使用できる総メモリ数（ＲＡＭの数）を格納して
おく。なお、このＩＤ情報テーブル１７には、上記総メ
モリ数の情報のほかに、欠陥メモリの情報、あるいは、
ＲＯＭに情報を書込んだ日付、その地核半導体メモリに
記憶された情報の書誌的事項などの各種インデックスを
書込んでおいてもよい。

上記のよう構成した半導体メモリは、その使用に先立ち
、ＲＯＭ３のアドレス変換テーブル１６に全てのＲＡＭ
（ＲＡＭ１〜ＲＡＭ４）がアクセスできるように設定す
る。次に、全てのＲＡＭを検査し、欠陥を持つＲＡＭが
あるか否かを調べて、いずれのＲＡＭにも欠陥がない場
合は第４図に示したように、そのＩＤ情報テーブル１７
に総メモリ容量（この場合は１２８にバイト）を書き込
む。

なお、アドレス変換テーブル１６はそのままとする。こ
れに対し、いずれかのＲＡＭに欠陥が存在する場合は、
アドレス変換テーブルとＩＤ情報テーブルの変更を行う
。

第５図はＲＡ　Ｍに欠陥がある場合のＲＯＭの内容を示
す概念図でちって、第４図と同一符号は同一部分を示す
。

第５図において、ＲＡＭの検査の結果第１図のＲＡ　Ｍ
　３に欠陥があることがわかると、アドレス変換テーブ
ル１６０ＲＡＭ３のアドレス’１０’がＲＡＭ４のアド
レスとなるようにアドレス変換され、アドレス線１０　
（Ａｌ　５〜Ａ１６）のアドレスが’１０’の場合はＲ
ＡＭ３を選択するかわりにＲＡ　Ｍ　４を選択してアク
セスするようにアドレス変換テーブル１６を書き換える
。これと共にＩＤ情報テーブル１７の総メモリ容量を９
６にバイト（１２８Ｘ３／４）に書き換える。

これにより、アドレス線１０　（ＡＩ　５〜Ａ１６）の
アドレスがゝ　】０　′となっても、チップセレクト信
号Ｃ８３はオンにならず、これに換えてチップセレクト
信号Ｃ３４がオンとなり、メモリ容量は３／４になるが
、半導体メモリとしては使用可能なものとなる。

上記した本発明による半導体メモリを使用中に一部のＲ
ＡＭに故障が生じた場合には、上記と同様の手順でＲＯ
Ｍ３のアドレス変換テーブル１６とＩＤ＋Ｊ報テーブル
１７を曹き換えることにより、修復を行い、総メモリ容
量は少なくなるものの、引き続いて半導体メモリとして
使用できるようになる。

気に、集積回路として複数チップを１ブロックを１単位
にしてパッケージ化できるので、素子の占有面積の節約
ができ、作業性、信頼性を向上できる。

なお、ＩＤ情報を格納するＲＯＭは、ＲＡＭチップと同
一ウェハ上に形成したものとして説明したが、前記した
ように、ＲＡＭチップとは別個に製作したＲ　ＯＭを用
いてもよい。

また、上記説明は、複数のチップを１ブロックとして半
導体メモリを構成した実施例についてのものであるが、
従来の半導体メモリのように、パッケージした複数の半
導体メモリチップをプリント基板等に多数個実装したも
のについても適用できることは言うまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、シリコンウェハ
上に区画形成する複数個の半導体メモリチップを１ブロ
ックとして大容量の半導体メモリを構成し、これら各半
導体メモリチップの各々に対して、その使用の可否をＩ
Ｄ情報として付属のＲＯＭに書き込むことにより、仮り
に上記１ブロック中のいずれかの半導体メモリチップに
欠陥があっても、あるいは使用中に故障が発生しても、
そのチップのみを無効として残りの正常チップを使用で
きるので、実質的に集積密度を大幅に高めて大容量の半
導体メモリを構成することができろと共に、シリコンウ
ェハの利用効率を上げることができ、上記従来技術の欠
点を除いて優れた機能の半導体メモリを提供することが
できる。

【図面の簡単な説明】

第１図は本発明による半導体メモリの一実施例を示す概
念図、第２図はシリコンウェハ上に半導体メモリ用の複
数のチップを１ブロックとして形成する概念図、第３図
は本発明による半導体メモリの構成例を示すブロック図
、第４図はＲＯＭの内部構造の１例を示す概念図、第５
図はＲＡＭに欠陥がある場合のＲＯＭの内容を示す概念
図、第６図はシリコンウェハ上に半導体メモリチップを
構成する概念図、第７図はシリコンウェハ上に区画形成
するチップの面積を大きくした場合の概念図である。 １・・・・・・シリコンウェハ、２・・・・・・チップ
、３・・・・・・ＲＯＭ、４〜７・・・・・・ＲＡＭ、
８・・・・・・アドレス線、９・・・・・・ＲＯＭ／Ｒ
ＡＭ選択線、１０・・・・・・アドレス線、１１・・・
・・・データ線、１２〜１５・・・・・・チップ選択信
号、１６・・・・・・アドレス変換テーブル、１７・・
・・・・ＩＤ情報テーブル、２０．３０・・・・・・ブ
ロック０第　１　図 第　２　ｘ 第　３　区 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 半導体ウェハ上に区画形成された集積回路素子から成る
   半導体メモリにおいて、前記集積回路素子の複数個を１
   ブロックとして記憶ブロックを構成し、前記記憶ブロッ
   クに対して制御情報記憶素子を設け、前記制御情報記憶
   素子に格納する制御情報を、前記記憶ブロックを構成す
   る前記集積回路素子の欠陥の有無を示す情報、アドレス
   変換情報、総メモリ容量、等のＩＤ情報とし、前記記憶
   ブロック又は前記制御情報記憶素子を含めて１単位のパ
   ッケージに収納したことを特徴とする半導体メモリ。