JPS6394691A - Surface luminous led element and its manufacture - Google Patents
Surface luminous led element and its manufactureInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、短距離光通信用、例え＋ｆ Ｌ Ａ Ｎ（
１ｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）などの通信用
光源として用（Ｘられろ面発光ＬＥＤ素子およびその製
造方ン去シこ関するものである。[Detailed Description of the Invention] (Industrial Application Field) This invention is for short-distance optical communication, for example +f L A N (
This invention relates to a side-emitting LED element for use as a light source for communications such as local area networks and its manufacturing method.
（従来の技術）
従来の上記のような面発光ＬＥＤ素子を第２図に示し、
（ａ）は平面図、（ｂ）は断面図である。これらの図に
おいて、１はｐ型ＩｎＰ基板、２はｎ型ＩｎＰブロック
層、３はこのブロックＮＩ２に開けられた電流導通用の
穴、４はｐ型ＩｎＰクラッド層、５はｐ型１ ｎＧ ａ
Ａｓ Ｐ活性層、６はｎ型ＩｎＰクラッド層、７はｎ型
１ｎＧａＡｓＰＰＪ、 ８はＡｕＧｅＮｉ蒸着膜、９は
ＡｕＺｎ蒸着膜、１０はこの蒸着膜９に開けられた光取
出し用の窓である。(Prior Art) A conventional surface-emitting LED element as described above is shown in FIG.
(a) is a plan view, and (b) is a sectional view. In these figures, 1 is a p-type InP substrate, 2 is an n-type InP block layer, 3 is a hole for current conduction made in this block NI2, 4 is a p-type InP cladding layer, and 5 is a p-type 1 nGa
6 is an n-type InP cladding layer, 7 is an n-type 1nGaAsPPJ, 8 is an AuGeNi vapor deposited film, 9 is an AuZn vapor deposited film, and 10 is a window opened in the vapor deposited film 9 for light extraction.
このようなＬＥＤ素子は２回のＬＰＥ成長（液相エピタ
キシャル成長）により形成される。まず、１回目のＬＰ
Ｅ成長によりｐ型ＩｎＰ基板１上に電流狭さくのための
ｎ型ＩｎＰブロツク７５２を厚さ約１μｍに成長させる
。次に、このブロック層２に電流導通のための直径４０
μｍの円形の穴３を塩酸系のエツチング液で形成する。Such an LED element is formed by two LPE growths (liquid phase epitaxial growth). First, the first LP
An n-type InP block 752 for current confinement is grown to a thickness of about 1 μm on the p-type InP substrate 1 by E growth. Next, this block layer 2 has a diameter of 40 mm for current conduction.
A circular hole 3 with a diameter of μm is formed using a hydrochloric acid-based etching solution.
この後、２回目のＬＰＥ成長を行い、厚さ約１μｍのｐ
型ＩｎＰクラッド層４、厚さ約０．５ ｐｍのｐ型１ｎ
ＧａＡｓＰ活性層５、厚さ杓１μｍのｎ型ＩｎＰクラッ
ド層６、オーミックコンタクトのための厚さ約０５μｍ
のｎ型ＩｎＧａＡｓＰ層７のダブルへテロ構造を形成す
る。その後、このダブルへテロ構造と反対側の前記基板
１面にｐ側電極としてＡｕＺｎ蒸着膜９を形成する。他
方、前記オーミックコンタクトのためのｎ型ＩｎＧａＡ
ｓＰ層７上にｎ６Ｉｌ電橿としてＡｕＧｅＮｉ蒸着膜８
を形成し、その後、前記ＡｕＺｎ蒸着膜９に光取出しの
ための直径約８０μｍの窓１０をリフトオフにより形成
する。After this, a second LPE growth was performed to obtain a plating layer with a thickness of approximately 1 μm.
Type InP cladding layer 4, p-type 1n with a thickness of about 0.5 pm
GaAsP active layer 5, n-type InP cladding layer 6 with a thickness of 1 μm, and a thickness of about 0.5 μm for ohmic contact.
A double heterostructure of n-type InGaAsP layer 7 is formed. Thereafter, an AuZn vapor deposited film 9 is formed as a p-side electrode on the surface of the substrate 1 opposite to this double heterostructure. On the other hand, n-type InGaA for the ohmic contact
An AuGeNi vapor deposited film 8 is formed as an n6Il layer on the sP layer 7.
Then, a window 10 having a diameter of about 80 μm for light extraction is formed in the AuZn vapor-deposited film 9 by lift-off.
このようにして形成されたＬＥＤ素子は、通電すること
により、ｐ型ＩｎＰ基板１側から光を取出すことができ
る。The LED element formed in this manner can extract light from the p-type InP substrate 1 side by energizing it.
（発明が解決しようとする問題点）
しかしながら、上記のような従来の面発光ＬＥＤ素子お
よびその製造方法では、電流狭さくのためのｎ型ＩｎＰ
ブロック層２をエツチングして電流導通用の穴３を開け
る際、エツチング終了点の確認ができないため、１型Ｉ
ｎＰブロック層２がエツチングされ終った後にｐ型Ｉｎ
Ｐ基板１がエツチングされてしまう問題点があった。こ
の時、基板１がエツチングされる深さをコントロールす
ることは難しい。そして、基板１がエツチングされてし
まうと、第２回目のＬＰＥ成長時に、ｐ型１ｎＧａＡｓ
Ｐ活性層５の形状は、そのエツチングのされがたに左右
されてしまい、その結果として活性層形状がバラツクと
、光電変換効率のバラツキ、寿命のバラツキなどが発生
する。(Problems to be Solved by the Invention) However, in the conventional surface emitting LED element and its manufacturing method as described above, n-type InP for current narrowing is used.
When etching the block layer 2 to make holes 3 for current conduction, it is not possible to confirm the end point of the etching.
After the nP block layer 2 is etched, the p-type In
There was a problem that the P substrate 1 was etched. At this time, it is difficult to control the depth to which the substrate 1 is etched. If the substrate 1 is etched, p-type 1nGaAs is grown during the second LPE growth.
The shape of the P active layer 5 depends on the etching process, resulting in variations in the shape of the active layer, variations in photoelectric conversion efficiency, and variations in life.
この発明は以上述べた、ＩｎＰ基板がエツチングされて
しまい、活性層の形状コントロールができない点と、そ
れにより素子特性、寿命がバラツクという問題点を除去
し、エツチングコントロールができて素子特性、寿命の
バラツキの少ない素子を得ることができろ面発光ＬＥＤ
素子およびその製造方法を提供することを目的とする。This invention eliminates the above-mentioned problem that the InP substrate is etched, making it impossible to control the shape of the active layer, and that the device characteristics and lifespan vary. Surface-emitting LED that allows you to obtain elements with less variation
The object of the present invention is to provide an element and a method for manufacturing the same.
（問題点を解決するための手段）
この発明ではＩｎＰ基板上に電流狭さく用のＩｎＰブロ
ック層を形成する前に、１ ｎＧａＡｓＰ ＰｉをＩｎ
Ｐ基板に形成し、このＩｎＧａＡｓＰＦＪを挾んで前記
ＩｎＰブロック層を形成する。(Means for Solving the Problems) In the present invention, before forming an InP blocking layer for current confinement on an InP substrate, 1 nGaAsP Pi is
The InP block layer is formed on a P substrate, and the InP block layer is sandwiched between the InGaAs PFJ.
（作 用）
塩酸系のエツチング液を用いた場合、ＩｎＰＩＦＪはエ
ツチングされるが、ＩｎＧａＡｓＰ層はエツチングされ
ず、選択エツチングが可能となる。したがって、上記Ｉ
ｎＰ基板とＩｎＰブロック層の間にＩｎＧａＡｓＰ層が
介在される構成において、ＩｎＰブロック層に電流導通
のための穴を塩酸系のエツチング液を用いて開けると、
ＩｎＰブロック層のエツチングが終了した時点でＩｎＧ
ａＡｓＰｌ１５が現われてエツチングに対してストッパ
の役目を果し、それ以上エツチングが進まないようにな
る。すなわち、ＩｎＰ基板はエツチングされなくなる。(Function) When a hydrochloric acid-based etching solution is used, InPIFJ is etched, but the InGaAsP layer is not etched, allowing selective etching. Therefore, the above I
In a structure in which an InGaAsP layer is interposed between an nP substrate and an InP block layer, if a hole for current conduction is made in the InP block layer using a hydrochloric acid-based etching solution,
When the etching of the InP block layer is completed, the InG
The aAsPl 15 appears and acts as a stopper for etching, preventing further etching. That is, the InP substrate is no longer etched.
（実施例）
以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示す工程断面図である。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a process sectional view showing an embodiment of the present invention.
この図の（ａｌに示すように、まず、例えば１×１０１
７〜Ｉ Ｘ １０ ””／ｃｄの濃度を有するｐ型Ｉｎ
Ｐ基板２１の第１表面（図では下面）に、１回目のＬＰ
Ｅ成長法によって、例久ばｌＸｌ０”〜１×１０１８°
″／ｄの濃度の厚さ０．５ μｒｎ 、 Ｅｇ ＝１．
０３ ｅＶ （７） ｐ型１ ｎＧａ人ｓＰ層２２と、
例えばｌＸ１０１７〜ｌＸｌ０”／ｄの濃度の厚さ１μ
爪のｎ型ＩｎＰブロック層２３を連続して形成する。そ
して、ＩｎＰブロック層２層化３レジスト２４をコーテ
ィングし、このレジスト２４には、電流通電用の穴（例
えば４０〜７０μｍφ）を開けるための開口部２５を通
常のホトリソ工程で形成する。As shown in (al) of this figure, first, for example, 1 × 101
p-type In with a concentration of 7 to I x 10""/cd
The first LP is applied to the first surface (lower surface in the figure) of the P substrate 21.
By the E growth method, it is usually lXl0”~1×1018°
″/d concentration thickness 0.5 μrn, Eg =1.
03 eV (7) p-type 1 nGa layer 22,
For example, a thickness of 1μ with a concentration of lX1017 to lXl0"/d
The n-type InP block layer 23 of the nail is continuously formed. Then, a two-layer InP block layer 3 resist 24 is coated, and an opening 25 for making a hole (for example, 40 to 70 μmφ) for current flow is formed in this resist 24 by a normal photolithography process.
次に、ＨＣｌ系のエツチング液で前記レジスト２４をマ
スクとしてＩｎＰブロック層２層化３１０秒程度エツチ
ングすることにより、該ＩｎＰブロック層２３に第１図
（ｂ）に示すように電流通電用の穴２６を形成する。こ
の時、ＩｎＧａＡｓＰ層２２がエツチングのストッパと
なるので、ＩｎＰブロック層２層化３ツチングされ終っ
た後にＩｎＰ基板２１がエツチングされることはない。Next, by etching the two InP block layers for about 310 seconds using the resist 24 as a mask using an HCl-based etching solution, holes for current flow are formed in the InP block layer 23 as shown in FIG. 1(b). Form 26. At this time, since the InGaAsP layer 22 serves as an etching stopper, the InP substrate 21 will not be etched after the two-layered InP block layer is etched.
その後、レジスト２４を剥離する。After that, the resist 24 is peeled off.
次に、第２回目のＬＰＥ成長により、第１図（Ｃ）に示
すように、前記穴２６部を含むＩｎＰプロ、り層２３上
に、例えばＩ Ｘ １０１７〜Ｉ Ｘ １０１８”／ｃ
ｄの濃度の厚さ約１μｍのｐ型ＩｎＰクラッド層２７、
例えば５Ｘ１０１７〜１×１０″８″／ｄの濃度の厚さ
約０５μｍ 、 Ｅｇ ＝０．９５ ｅＶのｐ型１ｎＧ
ａＡｓＰ活性層２８、厚さ約１μｍのｎ型ＩｎＰクラッ
ド層２９、オーミックコンタクトのための厚さ約０５μ
ｍのｎ型ＩｎＧａＡｓＰ層（コンタクト層）３０を連続
して形成する。Next, by the second LPE growth, as shown in FIG. 1(C), for example, I X 1017 to I
a p-type InP cladding layer 27 with a thickness of about 1 μm and a concentration of d;
For example, a p-type 1 nG with a thickness of about 05 μm and Eg = 0.95 eV with a concentration of 5×1017 to 1×10″8″/d.
aAsP active layer 28, n-type InP cladding layer 29 about 1 μm thick, about 05 μm thick for ohmic contact
m n-type InGaAsP layers (contact layers) 30 are successively formed.
しかる後、ＩｎＰ基板２１の第２表面（図では上面）の
光取出し窓（直径約８０μｍ）となる部分に第１図（ｄ
ｌに示すようにレジストパターン３１を形成し、さらに
そのレジストパターン３１を覆って前記第２表面金体に
、ｐ側電極としてのＡ ｕ Ｚ ｎ蒸着膜３２を真空蒸
着法にて形成する。そして、前記レジストパターン３１
を除去し、同時にその上のＡｕＺｎ蒸着ｖＡ３２を除去
することにより、つまり、リフトオフ法によって、第１
図ｔｅ＋に示すように、Ａ ｕ Ｚ ｎ蒸着膜（ｐ側電
極）に光取出し用の窓３３を形成する。After that, the second surface (upper surface in the figure) of the InP substrate 21 is provided with a light extraction window (approximately 80 μm in diameter) as shown in FIG.
As shown in FIG. 1, a resist pattern 31 is formed, and further, an AuZn vapor deposited film 32 is formed as a p-side electrode on the second surface metal body by vacuum evaporation, covering the resist pattern 31. Then, the resist pattern 31
The first
As shown in FIG. te+, a window 33 for light extraction is formed in the A u Z n vapor-deposited film (p-side electrode).
その後、反対側のコンタクト層としての前記ｎ型ＩｎＧ
ａＡｓＰ層３０の表面に、ｎ側電極としてのＡｕＧａＮ
ｉ蒸着膜３４を前記第１図（ｅｌに示すように真空蒸着
法にて形成する。After that, the n-type InG as the contact layer on the opposite side
AuGaN as an n-side electrode is placed on the surface of the aAsP layer 30.
The deposited film 34 is formed by vacuum deposition as shown in FIG. 1 (el).
しかる後、約４５０°に全体を数秒さらすことにより、
半導体層と電極金属との間の合金化を完了させる。After that, by exposing the whole body to about 450° for a few seconds,
Alloying between the semiconductor layer and the electrode metal is completed.
以上により、ｐ型ＩｎＰ基板２１の第１表面にｐ型１ｎ
ＧａＡｓＰ層２２が形成され、その上に、穴２６を有す
るｎ型ＩｎＰブロック層２３が形成され、該ブロックｒ
５２３上に前記穴２６部を含んでｐ型ＩｎＰクラッドＦ
３２７が形成され、該クラッド層２７上にｐ型１ ｎＧ
ａＡｓ Ｐ活性層２８．ｎ型ＩｎＰクラッド層２９．
ｎ型１ ｎＧａＡｓＰ ＦＪ （：ｌ ンタクト層）３
０およびＡｕＧｅＮｉ蒸着膜（ｎ側電極）３４が順次形
成され、前記ＩｎＰ基板２１の第２表面に、窓３３を有
するＡｕＺｎ蒸着膜（ｐ側電極）３２が形成された面発
光ＬＥＤ素子が完成する。As described above, p-type 1n is formed on the first surface of p-type InP substrate 21.
A GaAsP layer 22 is formed, on which an n-type InP block layer 23 having holes 26 is formed, and the block r
P-type InP cladding F including the hole 26 on 523
327 is formed on the cladding layer 27, and p-type 1 nG
aAs P active layer 28. n-type InP cladding layer 29.
n-type 1 nGaAsP FJ (:l contact layer) 3
0 and AuGeNi evaporated film (n-side electrode) 34 are sequentially formed, and a surface-emitting LED element is completed in which an AuZn evaporated film (p-side electrode) 32 having a window 33 is formed on the second surface of the InP substrate 21. .
なお、以上の一実施例において、ｐとｎの導電型はすべ
て逆にすることもできる。Note that in the above embodiment, the p and n conductivity types can be reversed.
（発明の効果）
以上説明したように、この発明によれば、ＩｎＰ基板上
にＩｎＧａＡｓＰ層を挾んでＩｎＰブロック層を形成し
、該ＩｎＰブロック層に塩酸系のエツチング液を用いて
電流導通用の穴を形成した際に、前記ＩｎＧａＡｓＰ層
がエツチングのストッパとして働くようにしたので、Ｉ
ｎＰ基板がエツチングされることがなくなる。その結果
、エツチングされろ深さく穴の深さ）はＩｎＰブロック
層の厚さと等しくなり、エツチング深さの制御が容易と
なるもので、したがって、その後形成される活性層形状
の制御が容易となり、素子特性の一つである例えば光電
変換効率を均一にすることが可能となる。また、素子寿
命も均一にすることができ、加又て製造歩留りの向上も
期待することができる。(Effects of the Invention) As described above, according to the present invention, an InP block layer is formed on an InP substrate by sandwiching an InGaAsP layer, and a hydrochloric acid-based etching solution is used on the InP block layer to form a current conductive layer. When forming the hole, the InGaAsP layer acts as an etching stopper, so the I
The nP substrate will not be etched. As a result, the etched depth (the depth of the hole) becomes equal to the thickness of the InP block layer, making it easy to control the etching depth and, therefore, the shape of the active layer formed thereafter. For example, it becomes possible to make uniform photoelectric conversion efficiency, which is one of the device characteristics. Further, the device life can be made uniform, and an improvement in manufacturing yield can also be expected.
第１図はこの発明の面発光ＬＥＤ素子およびその製造方
法の一実施例を説明するための工程断面図、第２図は従
来の面発光ＬＥＤ素子を示す平面図および断面図である
。
２１− ｐ型ＩｎＰ基板、２２− ｐ型１ｎＧａＡｓＰ
Ｆｔ。
２３− ｎ型ＩｎＰブロック層、２６ 穴、２７− ｐ
型ＩｎＰクラッド層、２８ ・＝ ｐ型１ｎＧｎＡｓＰ
活性層、２９− ｎ型ＩｎＰクラッド層、３０− ｎ型
１ｎＧａＡｓＰ層、３２−ＡｕＺｎ蒸着膜、３３・窓、
３４−ＡｕＧｅＮｉ蒸着膜。
平面図
（ａ）
牟℃釆の面碧肚九ＬＥＤ 素子
第２図
０−リ
％＋＋ Ｎ−＼−Ｎ〜つ
！Ｏ墳Ｎ句偽０−へっ腎FIG. 1 is a process cross-sectional view for explaining an embodiment of the surface-emitting LED element of the present invention and its manufacturing method, and FIG. 2 is a plan view and a cross-sectional view showing a conventional surface-emitting LED element. 21- p-type InP substrate, 22- p-type 1nGaAsP
Ft. 23- n-type InP block layer, 26 holes, 27- p
Type InP cladding layer, 28 ・=p type 1nGnAsP
Active layer, 29- n-type InP cladding layer, 30- n-type 1nGaAsP layer, 32- AuZn vapor deposited film, 33. window,
34-AuGeNi vapor deposited film. Plan view (a) LED element Figure 2 0-Re%++ N-\-N~tsu! Ofun N phrase false 0-hekki
Claims (2)
型のＩｎＧｎＡｓＰ層と、 （ｃ）このＩｎＧａＡｓＰ層上に形成され、電流導通用
の穴を有する第２導電型ＩｎＰブロック層と、 （ｄ）前記穴部を含んで前記ブロック層上に形成された
第１導電型クラッド層と、 （ｅ）このクラッド層上に順次形成された第１導電型活
性層、第２導電型クラッド層、第 ２導電型コンタクト層および第１電極と、 （ｆ）前記ＩｎＰ基板の第２表面に形成され、光取出し
用の窓を有する第２電極とからなる 面発光ＬＥＤ素子。(1) (a) an InP substrate of a first conductivity type; (b) an InGnAsP layer of the same conductivity type formed on the first surface of this InP substrate; (c) an InGnAsP layer formed on this InGaAsP layer for current conduction. (d) a first conductivity type cladding layer formed on the block layer including the hole; (e) a first conductivity type cladding layer formed on the cladding layer in sequence. a first conductivity type active layer, a second conductivity type cladding layer, a second conductivity type contact layer, and a first electrode; (f) a second electrode formed on the second surface of the InP substrate and having a window for light extraction; A surface emitting LED element consisting of.
のＬＰＥ成長により同一導電型のＩｎＧａＡｓＰ層およ
び第２導電型のＩｎＰブロック層を連続して形成する工
程と、 （ｂ）その後、前記ＩｎＰブロック層に電流導通用の穴
をエッチング形成する工程と、 （ｃ）その後、前記穴部を含む前記ＩｎＰブロック層上
に、２回目のＬＰＥ成長により、第 １導電型クラッド層、第１導電型活性層、 第２導電型クラッド層および第２導電型コ ンタクト層を連続して形成する工程と、 （ｄ）その後、前記第２導電型コンタクト層上および前
記ＩｎＰ基板の第２表面にそれぞれ電極を形成し、第２
表面の電極には光取出 し用の窓を形成する工程とを具備してなる 面発光ＬＥＤ素子の製造方法。(2) (a) a step of successively forming an InGaAsP layer of the same conductivity type and an InP block layer of the second conductivity type on the first surface of the first conductivity type InP substrate by first LPE growth; Thereafter, a step of etching and forming a hole for current conduction in the InP block layer; (c) After that, a first conductivity type cladding layer is formed on the InP block layer including the hole by second LPE growth; a step of successively forming a first conductivity type active layer, a second conductivity type cladding layer and a second conductivity type contact layer; (d) thereafter, on the second conductivity type contact layer and on the second surface of the InP substrate; an electrode is formed on each of the second
A method for manufacturing a surface emitting LED element, comprising the step of forming a window for light extraction on a surface electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239213A JPS6394691A (en) | 1986-10-09 | 1986-10-09 | Surface luminous led element and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239213A JPS6394691A (en) | 1986-10-09 | 1986-10-09 | Surface luminous led element and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6394691A true JPS6394691A (en) | 1988-04-25 |
Family
ID=17041426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239213A Pending JPS6394691A (en) | 1986-10-09 | 1986-10-09 | Surface luminous led element and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6394691A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552260A (en) * | 1992-11-30 | 1996-09-03 | Minnesota Mining And Manufacturing Company | Shoot and run printing materials |
-
1986
- 1986-10-09 JP JP61239213A patent/JPS6394691A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5552260A (en) * | 1992-11-30 | 1996-09-03 | Minnesota Mining And Manufacturing Company | Shoot and run printing materials |
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