JPS63866B2

JPS63866B2 -

Info

Publication number: JPS63866B2
Application number: JP10284082A
Authority: JP
Inventors: Yukio Nakamura; Masahide Nanun; Akinari Nishikawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-15
Filing date: 1982-06-15
Publication date: 1988-01-08
Also published as: JPS58220274A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はデジタルデイスクプレーヤのデイス
ク駆動用モータ制御系を構成する位相検出装置の
改良に関する。

〔発明の技術的背景およびその問題点〕

近時、デジタルデータ信号としてオーデイオ信
号をデジタル（PCM）化しピツト列による凹凸
でデイスクに記録したデジタルオーデイオデイス
ク（DAD）（以下単にデイスクと称する）および
このデイスクのピツト列を検出しもとのオーデイ
オ信号を再生する如くしたデジタルデイスクプレ
ーヤが開発されている。これにより、従来アナロ
グ式デイスクプレーヤでは不可能とされた高忠実
度のオーデイオ信号再生が可能となつている。

ところで、このようなデジタルデイスクプレー
ヤは、装置全体の動作の基準となるシステムクロ
ツク信号の位相と、デイスクから読出されるデジ
タルデータ信号の位相とが同期するようにデイス
クを回転駆動するモータを制御してやる必要性が
あつた。つまり、上記の位相差が生ずると、デジ
タルデイスクプレーヤは、正しいデジタルデータ
信号の復調を行えなくなるものである。

このため、従来、例えば第１図のようなデイス
ク回転駆動用のモータ制御系により、システムク
ロツク信号とデイスクから読出されるデジタルデ
ータ信号の位相差をなくすように、デイスク駆動
用モータの回転を制御していた。

すなわち、光学式ピツクアツプ１１は、デイス
ク１２に記録された信号を読出すものである。こ
れにより得られる電気信号は、記録信号処理回路
１３に供されデジタルデータ信号成分が抽出され
るようになつている。また記録信号処理回路１３
は、例えば読出したデジタルデータ信号の周波数
成分に基づきデジタルデータ信号の各フレームに
周期した同期信号に対応するフレーム検出信号を
被制御信号生成回路１４に供給するものである。

この被制御信号生成回路１４は、例えばフレー
ム検出信号を所定の数だけ分周し、被制御信号と
してデジタルデイスクプレーヤの位相検出装置１
５を構成するエツジ検出回路１５１に供給するよ
うになつている。この被制御信号は、エツジ検出
回路１５１により、例えば立上りエツジのみが検
出されて後述するホールド回路１５２の制御入力
端に供給されるものである。尚、このエツジ検出
回路１５１は、被制御信号の立下りエツジを検出
するものであつても良い。

一方、位相検出装置１５は、その位相検出用カ
ウンタ（以下APCカウンタと称する）１５３に、
デジタルデイスクプレーヤのシステムクロツク信
号となる基準信号発振回路１６の出力信号が第１
の分周器１５４により適宜分周されてAPCカウ
ンタ１５３のクロツク入力端に供給されるように
なつている。つまり、APCカウンタ１５３は、
第１の分周器１５４出力（以下APCクロツクと
称する）を常に所定数の範囲で循環するように計
数するものであり、この計数値データをホールド
回路１５２の入力部に供するようになつている。

これにより、ホールド回路１５２は、エツジ検
出回路１５１により被制御信号の立上りエツジを
検出した状態で、APCカウンタ１５３の計数値
データを記憶保持すると共に、デイスク１２駆動
用のモータ１７の回転速度を制御する回転速度制
御装置１８のパルス幅変換回路１８１の入力部に
供されるものである。

パルス幅変換回路１８１は、ホールド回路１５
２の出力信号を基に対応するパルス幅の信号を所
定間隔で出力するものである。このパルス幅変換
回路１８１の出力信号は、ローパスフイルタ（以
下LPEと称する）１９を介して直流レベルに変
換されてモータ１７の回転制御入力端に供されモ
ータ１７の回転速度を制御するようになつてい
る。これにより、デイスク１２の回転速度は、被
制御信号とシステムクロツク信号との位相がそれ
ぞれ一致するように制御されるものである。した
がつてデイスク１２から読出されるデジタルデー
タ信号の位相とシステムクロツク信号の位相とを
一致させることができ、良好にデジタルデータ信
号を復調することを可能とすることができるもの
である。

尚、パルス幅変換回路１８１は、第２の分周器
１８２と共に回転速度制御装置１８を構成するも
のであり、基準信号発生回路１６の信号を第２の
分周器１８２で分周した信号を基にパルス幅をな
すものである。

すなわち、第１図の位相検出装置１５は、第２
図に示されるように、APCカウンタ１５３の計
数値が時刻に対して階段状に増加するようになつ
ている。そして、APCカウンタがオーバーフロ
ーすると、APCカウンタ１５３は、計数値が再
び零から増加するものであり、以下このような動
作を繰り返す循環計数動作を行うものである。

また、ホールド回路１５２は、時刻t₀において
被制御信号の立上り検出信号が制御入力端に供給
されると、APCカウンタ１５３が次のAPCクロ
ツクを計数するまでの期間T₀以内に、APCカウ
ンタ１５３の計数値を記憶保持して、このデジタ
ルデータ（計数値）を回転速度制御装置１８に供
するものである。つまりシステムクロツク信号に
対する被制御信号の位相差を検出し回転速度制御
装置１８に供することになる。尚、フレーム検出
信号を分周して被制御信号を得るようにしたの
は、位相差の検出精度を高めるためのものであ
る。

しかしながら、このような位相検出装置１８を
高速化する場合、位相差データとなるAPCカウ
ンタ１５３の計数値の記憶保持（つまりサンプル
アンドホールド）動作は、きわめて高速に実行さ
れることが要求される。このため、位相検出装置
１８には、特に高速動作に好適する回路構成素子
を使用することが必要である。

このことは、例えばCMOS構成等のように高
速動作が制限されるようなものでモータ制御系を
他のデジタルデイスクプレーヤの構成部分と共に
LSI化するような場合、設計上きわめて大きな問
題点となるものである。

〔発明の目的〕

この発明は上記の点に鑑みてなされたもので、
特に高速動作可能な回路構成素子を要せず、容易
な構成で高速動作を可能とした良好なデジタルデ
イスクプレーヤの位相検出装置を提供することを
目的とする。

〔発明の概要〕

すなわち、この発明は、デジタルデータ信号が
記録されたデイスクに対し、前記デジタルデータ
信号を読出すデジタルデイスクプレーヤに設けら
れ、読出した前記デジタルデータ信号の周波数成
分から生成した被制御信号と前記デジタルデイス
クプレーヤのシステムクロツク信号との位相差を
デジタル的に検出し、この位相差信号を前記デイ
スクの駆動用モータの回転速度制御装置に供する
デジタルデイスクプレーヤの位相検出装置におい
て、前記システムクロツク信号より生成した計数
信号を所定数まで循環計数する第１の手段と、前
記被制御信号の立上りエツジ乃至立下りエツジい
ずれかを検出する第２の手段と、この第２の手段
により上記第１の手段における上記計数信号の計
数動作を所定期間禁止する第３の手段と、この第
３の手段により計数動作が禁止された状態での第
１の手段の計数値を保持して前記回転速度制御装
置に供する第４の手段と、上記第３の手段の動作
が完了した状態で上記計数信号の計数動作を禁止
止された期間に計数されるべき値を上記第１の手
段の計数値に加え、上記第１の手段の周期を補償
する第５の手段とを具備し、特に高速動作可能な
素子を要せず高速で前記デイスクから読出された
デジタルデータ信号とシステムクロツクの位相差
を検出し得るようにしたことを特徴とするもので
ある。

〔発明の実施例〕

まず、この発明が適用される良く知られたCD
形（光学式）デジタルオーデイオデイスク
（DAD）再生用のデジタルデイスクプレーヤの概
要について説明する。

すなわち、第３図に示すようにデイスクモータ
１１１によつて回転駆動されるターンテーブル１
１２上に装着されたデイスク１１３は光学式ピツ
クアツプ１１４によつて再生される。この場合、
光学式ピツクアツプ１１４は半導体レーザ１１４
ａから出射光をビームスプリツター１１４ｂ、対
物レンズ１１４ｃを介してデイスク１１３の信号
面に照射し、該デイスクに所定の（EFA）変調
およびインターリーブを伴つた形態で記録される
再生すべきオーデイオ信号のデジタル（PCM）
化データ（つまりデジタルデータ信号）に対応し
たピツト（反射率の異なる凹凸）からの反射光を
対物レンズ１１４ｃ、ビームスプリツター１１４
ｂを介して４分割フオトデテクタ１１４ｄに導
き、該４分割フオトデテクタ１１４ｄで光電変換
された４つの再生信号を外部に出力可能になされ
ているもので、自からはピツクアツプ送りモータ
１１５によつてデイスク１１３の半径方向に直線
駆動される。

そして、４分割フオトデテクタ１１４ｄからの
４つの再生信号はマトリクス回路１１６に供給さ
れて所定のマトリクス演算処理が施されることに
より、フオーカスエラー信号Ｆ、トラツキングエ
ラー信号および高周波信号RFに分離される。

このうち、フオーカスエラー信号Ｆはフオーカ
スサーチ回路１１０からのフオーカスサーチ信号
と共に、前記光学式ピツクアツプ１１４のフオー
カスサーボ系FSを駆動するのに供せられる。

また、トラツキングエラー信号Ｔは後述するシ
ステムコントローラ１１７を介して与えられるサ
ーチ制御信号と共に、前記光学式ピツクアツプ１
１４のトラツキングサーボ系TSを駆動するのに
且つ前記ピツクアツプ送りモータ１１５を（リニ
アトラツキング）制御するのに供せられる。

そして、残る高周波信号RFが主再生信号成分
として再生信号処理系１１８に供給される。すな
わち、この再生信号処理系１１８は先ず再生信号
をスライスレベル（アイパターン）検出器１１９
によつて制御される波形整形回路１２０に導いて
不要なアナログ成分と必要とするデータ成分を分
離し、データ成分のみをPLL型でなる同期クロ
ツク再生回路１２１および第１の信号処理系１２
２のエツジ検出器１２２ａに供給する。

ここで、同期クロツク再生回路１２１からの同
期クロツクはデータ復調用として第１の信号処理
系１２２における同期信号分離用クロツク生成回
路１２２ｂに導かれて同期信号分離用クロツクを
生成するのに供せられる。

一方、上記エツジ検出器１２２ａを通つた再生
信号は同期信号検出器１２２ｃに導かれて上記同
期信号分離用クロツクにより同期信号が分離され
ると共に、復調回路１２２ｄに導かれて（EFM）
復調される。

このうち、同期信号は同期信号保護回路１２２
ｅを介して誤動作が生じないように保護された状
態で、上記同期信号分離用クロツクと共に入力デ
ータ処理用タイミング信号生成回路１２２ｆに導
かれる。

また、復調信号はデータバス入出力制御回路１
２２ｇを介して後述する第２の信号処理系１２３
の入出力制御回路１２３ａに供給されると共に、
そのうちのサブコードであるコントロール信号お
よび表示信号成分がコントロール表示処理回路１
２２ｈおよびサブコード処理回路１２２ｉに導か
れる。

そして、サブコード処理回路１２２ｉで必要な
エラー検出および訂正が施されたサブコードデー
タはシステムコントローラ用インターフエイス回
路１２２ｑを介してシステムコントローラ１１７
に供給される。

ここで、システムコントローラ１１７はマイク
ロコンピユータ、インタフエイス回路およびドラ
イバ用集積回路等を有してなり、コントロールス
イツチ１２４からの指令信号によりDAD再生装
置を所望の状態に制御すると共に、上述のサブコ
ード（例えば再生曲のインデツクス情報）を表示
器１２５に表示せしめるのに供せられている。

なお、上記入力データ処理用タイミング信号生
成回路１２２ｆからのタイミング信号はデータセ
レクト回路１２２ｊを介して上記データバス入出
力制御回路１２２ｇを制御するのに供せられると
共に、例えば前記被制御信号として周波数検出器
１２２ｋおよび位相検出器１２２ｌならびに
PWM変調器１２２ｍを介して上記デイスクモー
タ１１１を線速度一定（CLV）方式で駆動する
ための自動周波数制御（AFC）および自動位相
制御（APC）に供せられている。

この場合、位相検出器１２２ｌにはクリスタル
発振器１２２ｎからの発振信号に基いて動作する
システムクロツク生成回路１２２ｐからのシステ
ムクロツクが供給されている。

そして、第２の信号処理回路１２３の入出力制
御回路１２３ａを通つた復調データはエラー検出
および訂正または補正用のシンドローム検出器１
２３ｂ、エラーポインタ制御回路１２３ｃ、訂正
回路１２３ｄおよびデータ出力回路１２３ｅを介
して必要なエラー訂正、デインタリーブ、エラー
補正等の処理を受けてデジタル―アナログ（Ｄ／
Ａ）変換器１２６に導出される。

この場合、外部メモリ制御回路１２３ｆは上記
データセレクト回路１２２ｊと共働して訂正に必
要なデータが書き込まれている外部メモリ１２７
を制御することにより、上記入出力制御回路１２
３ａを介して訂正に必要なデータを取り込む如く
なされている。

また、タイミングコントロール回路１２３ｇは
前記システムクロツク生成回路１２２ｐからのシ
ステムクロツクに基いてエラー訂正および補正な
らびにＤ／Ａ変換に必要なタイミングコントロー
ル信号を供給する如くなされている。

また、ミユーテイング（検出）制御回路１２３
ｈは上記エラーポインタ制御回路１２３ｃからの
出力またはシステムコントローラ１１７を介して
与えられるコントロール信号に基いてエラー補正
時およびDAD再生装置の動作開始、終了時等に
必要となる所定のミユーテイング制御をなすのに
供せられている。

そして、上記Ｄ／Ａ変換器１２６でアナログ信
号に戻されたオーデイオ信号はローパスフイルタ
１２８、増幅器１２９を介してスピーカ１３０を
奏鳴するのに供せられる。

つまり、第１図に示される前記記録信号処理回
路１３は上記マトリツクス回路１１６、再生信号
処理系１１８、同期信号検出器１２２ｃ、同期信
号保護回路１２２ｅ等より構成されるものであ
る。前記被制御信号生成回路１４は上記タイミン
グ信号生成回路１２２ｆに対応するものである。
前記位相検出装置１５は上記位相検出器１２２ｌ
に対応するものである。前記基準信号発振回路１
６は上記クリスタル発振器１２２ｎおよびシステ
ムクロツク生成回路１２２ｐからなる部分に対応
するものである。前記回転速度制御装置は、上記
PWM変調器１２２ｍに対応するものである。

以下図面を参照して、この発明の一実施例につ
き詳細に説明する。

第４図はこの発明によるデジタルデイスクプレ
ーヤの位相検出装置の構成を示すものである。但
し、第４図中第１図と同一部分には同一符号を付
してその説明を省略する。

すなわち、前記第１の分周期１５４の出力端
は、APCクロツク制御回路１５５の入力端に接
続されている。このAPCクロツク制御回路１５
５は、制御入力端が前記ホールド回路１５２の制
御入力端と共に前記エツジ検出回路１５１の出力
端に接続され、出力端がAPCカウンタ１５３の
クロツク入力端に接続されている。

上記APCクロツク制御回路１５５は、通常前
記第１の分周器１５４の出力するAPCクロツク
をそのまま前記APCカウンタ１５３のクロツク
入力端に供給するものである。

また、例えば前記エツジ検出回路１５１により
被制御信号の立上りエツジが検出されると、次の
APCクロツクの立上りから上記APCクロツク制
御回路１５５は、所定数のAPCクロツクパルス
上記APCカウンタ１５３のクロツク入力端に供
給されるのを禁止する。そして、上記APCクロ
ツク制御回路１５５は、APCクロツクの倍の周
波数であるAPC補正クロツクを所定期間上記
APCカウンタ１５３のクロツク入力端に供給し、
供給が禁止されたAPCクロツクパルス数に対応
する値が上記APCカウンタ１５３の計数値に加
えられるように動作した後、APCクロツクを上
記APCカウンタ１５３のクロツク入力端に供す
るものである。

尚、上記APC補正クロツクは、APCクロツク
の立上りおよび立下りの各エツジジを検出するこ
とにより容易に得ることができる。また、APC
カウンタ１５３に供給を禁止するAPCクロツク
パルス数は例えばカウンタ等により所定の数だけ
供給が禁止されるもので、APC補正クロツクパ
ルス数は供給が禁止されたAPCクロツクパルス
数の倍のパルス数だけ上記APCカウンタ１５３
に供給されるものである。

すなわち、以上のように構成される位相検出装
置１５は、第５図に示すように、例えば時刻t₀に
おいて、被制御信号の立上りが検出されたとする
と、APCクロツク制御回路１５５が次のAPCク
ロツクが立上る時刻t₁からAPCクロツクの３周期
に対応する期間T₁だけAPCクロツクをAPCカウ
ンタ１５３に供給することを禁止する。したがつ
て、期間T₀およびT₁をあわせた期間T₂で、APC
カウンタ１５３の計数値は所定の値を保持するも
のである。

これにより、ホールド回路１５２は、特に高速
動作可能な構成とされてなくてもAPCカウンタ
１５２の計数値を記憶保持し、パルス幅変換回路
１８１に供することが可能である。

次に、期間T₁およびT₂が時刻t₂において終了
すると、APCクロツク制御回路１５５は、APC
補正クロツクをAPCカウンタ１５３に期間T₁と
略同等の期間（T₃）で出力し、APCカウンタ１
５３の計数値を補正する。そして、期間T₃が時
刻t₃において終了すると、APCクロツク制御回路
１５５は、APCカウンタにAPCクロツクを再び
供給する。これにより、APCカウンタ１５３は、
略一定の周期でAPCクロツクの循環係数動作を
なすものであり、その循環係数動作の周期が補償
されたことになる。

したがつて、この位相検出装置１５は、デジタ
ルデータ信号とデジタルデイスクプレーヤのシス
テムクロツク信号との位相差を高速で検出可能で
あり、以つて位相検出装置１５全体の動作速度を
向上させることができる。また、APCカウンタ
１５３の計数値を記憶保持動作のタイミングを遅
らせることができるので、APCカウンタ１５３
には、動作速度が遅くても構成が簡単な例えば非
同期カウンタ等を用いることが可能である。

尚、この発明は上記実施例のみに限定されるも
のではなく、例えばAPCクロツク制御回路は、
常にAPCクロツクが供給されるAPCカウンタと
同等の比較用カウンタを備え、APCカウンタに
供給するAPCクロツクを所定期間禁止した後、
比較用カウンタの計数値とAPCカウンタの計数
値が一致する迄APC補正クロツクを供給するよ
うに構成することも可能である。

その他、種々の変形や適用はこの発明の要旨を
逸脱しない範囲で可能であることは言う迄もな
い。

〔発明の効果〕

以上詳述したようにこの発明によれば、特に高
速動作可能な回路構成素子を要せず、容易な構成
で高速動作を可能とした良好なデジタルデイスク
プレーヤの位相検出装置を提供することができ
る。

【図面の簡単な説明】

第１図は従来のデジタルデイスクプレーヤの位
相検出装置を含むモータ制御系を示すブロツク
図、第２図は第１図の装置の動作を説明するため
に用いた図、第３図はこの発明が適用されるデジ
タルデイスクプレーヤの構成を示すブロツク図、
第４図はこの発明に係るデジタルデイスクプレー
ヤの位相検出装置の一実施例を示すブロツク図、
第５図は第４図の装置の動作を説明するために用
いた図である。１１…光学式ピツクアツプ、１２…デイスク、
１３…記録信号処理回路、１４…被制御信号生成
回路、１５…位相検出装置、１５１…エツジ検出
回路、１５２…ホールド回路、１５３…APCカ
ウンタ、１５４…第１の分周器、１５５…APC
クロツク制御回路、１６…基準信号発生回路、１
７…モータ、１８…回転速度制御装置、１８１…
パルス幅変換回路、１８２…第２の分周器、１９
…ローパスフイルタ。

Claims

【特許請求の範囲】

１デジタルデータ信号が記録されたデイスクに
対し、前記デジタルデータ信号を読出すデジタル
デイスクプレーヤに設けられ、読出した前記デジ
タルデータ信号の周波数成分から生成した被制御
信号と前記デジタルデイスクプレーヤのシステム
クロツク信号との位相差をデジタル的に検出し、
この位相差信号を前記デイスクの駆動用モータの
回転速度制御装置に供するデジタルデイスクプレ
ーヤの位相検出装置において、前記システムクロ
ツク信号より生成した計数信号を所定数まで循環
計数する第１の手段と、前記被制御信号の立上り
エツジ乃至立下りエツジいずれかを検出する第２
の手段と、この第２の手段により上記第１の手段
における上記計数信号の計数動作を所定期間期禁
止する第３の手段と、この第３の手段により計数
動作が禁止された状態での第１の手段の計数値を
保持して前記回転速度制御装置に供する第４の手
段と、上記第３の手段の動作が完了した状態で上
記計数信号の計数動作を禁止された期間に計数さ
れるべき値を上記第１の手段の計数値に加え、上
記第１の手段の周期を補償する第５の手段とを具
備してなることを特徴とするデジタルデイスクプ
レーヤの位相検出装置。