JPS6385975A - Cad system - Google Patents

Cad system

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JPS6385975A
JPS6385975A JP61232127A JP23212786A JPS6385975A JP S6385975 A JPS6385975 A JP S6385975A JP 61232127 A JP61232127 A JP 61232127A JP 23212786 A JP23212786 A JP 23212786A JP S6385975 A JPS6385975 A JP S6385975A
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JP
Japan
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design
cad
function modules
circuit
function
Prior art date
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JP61232127A
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JP2557856B2 (en
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Akiyasu Yamamoto
山本 顕康
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

PURPOSE:To design a large scale gate array by using a design editor extracting and connecting a function module required for a large scale integrated circuit from a CAD library, an input means for respective required information, and a display means for successively display. CONSTITUTION:The function modules of peripheral circuits 15, 16 corresponding to 82C59, 82C53 more than 10K gate having an equal function to the peripheral circuit of a CPU, peripheral circuits 17-19 corresponding to cascade connected 82C37 and a random part 20 are stored in the CAD library 1. When the respective information of a large scale gate array desired to be designated is inputted to a console 7, the design editor 4 extracts the required module from the CAD library 1. The extracted modules are connected according to respective design rules stored in a design data base 3. The simulation of the circuit is carried out according to the instruction of the console 7. The respective function modules are laid out by a pattern editor 5 and a partial correction is executed. In such a way, a final wiring pattern can be displayed on the screen of a display 6.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、ゲートアレイ等の大規模集積回路を設計する
際に用いられるCADシステムに関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a CAD system used when designing large-scale integrated circuits such as gate arrays.

(従来の技術) 従来から、CADシステムによりゲートアレイの設計を
行なう場合には、メーカ側が設定したCADライブラリ
内の、比較的ゲート数の少ない(2,3にゲート)ゲー
ト回路(以下、ファンクションモジュールと称する)を
、適当に組合わせるというプロセスが採られている。
(Prior art) Conventionally, when designing a gate array using a CAD system, a gate circuit with a relatively small number of gates (2 or 3 gates) (hereinafter referred to as a function module) is stored in a CAD library set by the manufacturer. The process is to appropriately combine the following:

ところで従来のCADシステムでは、−度に組合わせる
ことができるファンクションモジュールの数が限られて
いることから、CPUのペリフェラル回路までを含む回
路を1つのゲートアレイにまとめることができなかった
ため、スタンダードセルやフルカスタムICを設計する
手法でカスタムLSIを設計していた。
By the way, in conventional CAD systems, the number of function modules that can be combined is limited, and it is not possible to combine circuits including CPU peripheral circuits into one gate array. Custom LSIs were designed using the methods of designing full-custom ICs.

また従来のCADシステムでは、同様な理由から、DM
A等のペリフェラル回路をカスケード接続した回路をそ
のままLSrにすることもできず、LSIを複数個に分
割Vざるを得なかった。
In addition, in conventional CAD systems, for the same reason, DM
A circuit in which peripheral circuits such as A are connected in cascade cannot be directly converted into an LSr, and the LSI must be divided into multiple pieces.

こうした事情から従来のCADシステムにより、ゲート
アレイやLSIを設計すると、設計および製品評価等に
多大な時間と経費が必要になるという問題があった。
Under these circumstances, when designing gate arrays and LSIs using conventional CAD systems, there has been a problem in that a great deal of time and expense is required for design and product evaluation.

また将来的に、SOG (Sea−Of−Gates)
等の超大規模ゲートアレイの普及が確実視されているが
、この設計に従来のCADシステムを用いると、前述し
たように、1度に組合わせることのできる各ファンクシ
ョンモジュールのゲート数が少ないことから、設計に莫
大な手間がかかることが予想される。
In the future, SOG (Sea-Of-Gates)
It is certain that ultra-large-scale gate arrays such as , it is expected that the design will require a huge amount of effort.

(発明が解決しようとする問題点) 本発明は上述したような事情によりなされたもので、C
ADシステムによりゲートアレイやLSIの設計を行な
う場合に設計作業が容易であり、相当大規模なゲートア
レイの設計にも対応可能なCADシステムの提供を目的
としている。
(Problems to be Solved by the Invention) The present invention has been made in view of the circumstances described above.
The purpose of the present invention is to provide a CAD system that facilitates the design work when designing gate arrays and LSIs using an AD system, and that can also handle the design of fairly large-scale gate arrays.

[発明の構成] (問題点を解決するための手段) 本発明のCADシステムは、CPUのへりフエラル回路
と同等な機能を有する複数のファンクションモジュール
を予め保持したCADライブラリと、大規模集積回路の
構築に必要なファンクションモジュールを前記CADラ
イブラリから抽出して結合するデザインエディタと、前
記大規模集積回路の構築に必要な各情報を入力する入力
手段と、構築途中の大規模集積回路を逐次表示する表示
手段とを備えている。
[Structure of the Invention] (Means for Solving the Problems) The CAD system of the present invention includes a CAD library pre-stored with a plurality of function modules having functions equivalent to a peripheral circuit of a CPU, and a large-scale integrated circuit. A design editor that extracts and combines function modules necessary for construction from the CAD library, an input means for inputting various information necessary for construction of the large-scale integrated circuit, and a sequential display of the large-scale integrated circuit that is being constructed. and display means.

(作 用) 本発明のCADシステムでは、CPUのペリフェラル回
路がCADライブラリ内で1つのファンクションモジュ
ールとして構成されており、入力手段から入力される各
情報に基づいてデザインエディタがこれらを組合わせる
と、組合わされたファンクションモジュールの数が少な
いにもかかわらず、相当大規模なゲートアレイを構築す
ることができる。
(Function) In the CAD system of the present invention, the peripheral circuit of the CPU is configured as one function module in the CAD library, and when the design editor combines them based on each piece of information input from the input means, Despite the small number of functional modules combined, fairly large gate arrays can be constructed.

(実施例) 以下、本発明の実施例の詳細を図面に基いて説明する。(Example) Hereinafter, details of embodiments of the present invention will be explained based on the drawings.

第1図は本発明の一実施例システムの構成を示すブロッ
ク図である。
FIG. 1 is a block diagram showing the configuration of a system according to an embodiment of the present invention.

同図において1は各設計基準を示す情報および各シンボ
ルや回路部品等の回路要素に加え、CPUのペリフェラ
ル回路と同等な機能を有する10にゲート以上のファン
クションモジュールが格納されているCADライブラリ
、2はCADライブラリ1の内容の追加登録および修正
を行なうCADライブラリエディタ、3は図面データ、
論理データ、配線パターンデータ、シュミレーションデ
ータ等が格納されている設計データベース、4は会話型
入力方式により回路図を構築し、必要に応じて修正を施
し、論理シュミレーション等を実行するデザインエディ
タ、5は会話型入力方式により各部品の配置や各配線を
行なうパターンエディタ、6は各表示を行なうディスプ
レイ、そして7は各入力を行なうコンソールである。
In the figure, 1 is a CAD library that stores information indicating each design standard and circuit elements such as symbols and circuit parts, and 10 has function modules of gates or higher that have functions equivalent to CPU peripheral circuits; is a CAD library editor that performs additional registration and modification of the contents of CAD library 1, 3 is drawing data,
4 is a design database that stores logic data, wiring pattern data, simulation data, etc., 4 is a design editor that constructs a circuit diagram using an interactive input method, makes corrections as necessary, and executes logic simulation, etc.; There is a pattern editor for arranging each component and wiring each part using an interactive input method, a display 6 for displaying various displays, and a console 7 for performing various inputs.

本実施例システムでは、CADライブラリ1内に、あら
かじめ多数のファンクションモジュールが格納されてい
る。
In the system of this embodiment, a large number of function modules are stored in the CAD library 1 in advance.

これらファンクションモジュールは、前述したように、
CPUのペリフェラル回路と同等な機能を有する10に
ゲート以上のモジュールであり、10にゲート以上の規
模を有している。
As mentioned above, these function modules are
It is a module with more than 10 gates and has a function equivalent to a peripheral circuit of a CPU, and has a scale of more than 10 gates.

本実施例システムでは、オペレータがコンソール7を通
じて、設計したい大規模ゲートアレイの各情報をパノノ
すると、デザインエディタ4がCADライブラリ1から
必要なファンクションモジュールを抽出し、抽出したフ
ァンクションモジュールを設計データベース3に格納さ
れている各設計ルールに従って結合する。そしてディス
プレイ6の画面には大規模ゲートアレイの回路図が逐次
表示される。
In the system of this embodiment, when the operator views various information of the large-scale gate array that he/she wants to design through the console 7, the design editor 4 extracts the necessary function modules from the CAD library 1, and stores the extracted function modules in the design database 3. Combine according to each stored design rule. The circuit diagram of the large-scale gate array is successively displayed on the screen of the display 6.

ざらにコンソール7からの所定の指示により、設計され
た回路のシュミレーションが行なわれ、パターンエディ
タ5の機能により各ファンクションモジュールが適当に
レイアウトされ、必要に応じて部分的な修正が行なわれ
、ディスプレイ6の画面に最終的な配線パターンが表示
される。
Roughly, the designed circuit is simulated according to predetermined instructions from the console 7, each function module is appropriately laid out using the function of the pattern editor 5, and partial corrections are made as necessary. The final wiring pattern will be displayed on the screen.

本実施例システムによると、例えば第2図に示したよう
な回路と等価なゲートアレイを設計することができる。
According to the system of this embodiment, it is possible to design a gate array equivalent to the circuit shown in FIG. 2, for example.

この回路は、市販の82037相当のペリフェラル回路
11.82C59相当のペリフェラル回路12.82C
53相当のペリフェラル回路13、およびランダム部1
4とから構成されており、外部からの制御信号により、
これらが作動する。
This circuit is a commercially available peripheral circuit equivalent to 82037, 11.82C peripheral circuit equivalent to 12.82C59.
Peripheral circuit 13 equivalent to 53, and random section 1
It consists of 4, and is controlled by an external control signal.
These work.

そして従来のCADシステムでは、組合わせることので
きるファンクションモジュールの数の制限から、図中A
に示した部分のみのゲートアレイ化が可能であったが、
本実施例システムでは、あらかじめ設計されて所定の検
証が済んだ、各ペリフェラル回路11〜13と等価な機
能を持つファンクションモジュールがCADライブラリ
1内に格納されているので、組合わされるファンクショ
ンモジュールの数が少ないにもかかわらず、図中Bに示
した部分までを全てゲートアレイ化することができる。
In conventional CAD systems, the number of function modules that can be combined is limited.
It was possible to create a gate array only for the part shown in
In the system of this embodiment, the CAD library 1 stores function modules that have been designed in advance and have undergone predetermined verification, and have functions equivalent to those of the peripheral circuits 11 to 13. Therefore, the number of function modules that can be combined is stored in the CAD library 1. Even though the number of gates is small, the entire area up to the part shown by B in the figure can be formed into a gate array.

第3図は本発明の他の実施例システムによりゲートアレ
イ化することができる回路の一例を示す図である。
FIG. 3 is a diagram showing an example of a circuit that can be formed into a gate array by a system according to another embodiment of the present invention.

この実施例システムは第1図に示したシステムと共通の
構成であるが、CADライブラリ1が、前述したCPU
のペリフェラル回路と同等な機能を有する複数のファン
クションモジュールの他に、これらファンクションモジ
ュールをカスケード接続したファンクションモジュール
を予め保持している。
This embodiment system has the same configuration as the system shown in FIG. 1, but the CAD library 1 is
In addition to a plurality of function modules having functions equivalent to those of the peripheral circuits, a function module in which these function modules are connected in cascade is held in advance.

第3図に示した回路は、市販の82C59相当のペリフ
ェラル回路15.82C53相当のペリフェラル回路1
6、カスケード接続されている各82037相当のペリ
フェラル回路17.18.19、およびランダム部20
とから構成されており、外部からの制御信号によりこれ
らが作動する。
The circuit shown in Figure 3 is a commercially available peripheral circuit 15 equivalent to 82C59.
6. Cascade-connected peripheral circuits 17, 18, and 19 corresponding to each 82037, and random section 20
These components are operated by external control signals.

そして従来のCADシステムでは、組合わせることので
きるファンクションモジュールの数の制限から、図中り
に示した部分のみのゲートアレイ化が可能でおったが、
本実施例システムではべりフェラル回路15.16と等
価な機能を持ったファンクションモジュールに加え、あ
らかじめ設計され所定の検証を経た、ペリフェラル回路
17〜19がカスケード接続されてなるファンクション
モジュールがCADライブラリ1内に格納されているの
で、組合わされるファンクションモジュールの数が少な
いにもかかわらず、図中Eに示した部分までを全てゲー
トアレイ化することができる。
With conventional CAD systems, it was only possible to create gate arrays for the parts shown in the figure due to the limit on the number of function modules that could be combined.
In the system of this embodiment, in addition to a function module having a function equivalent to peripheral circuits 15 and 16, a function module in which peripheral circuits 17 to 19 are connected in cascade, which have been designed in advance and has gone through prescribed verification, is stored in the CAD library 1. Therefore, even though the number of function modules to be combined is small, the entire area up to the part shown at E in the figure can be formed into a gate array.

なお上述した各実施例では本発明シスイテムを大規模ゲ
ートアレイの設計に用いた場合について説明したが、本
発明システムはスタンダードセルや他のカスタムLSI
の設計にも応用することができる。
In each of the above-mentioned embodiments, the case where the system of the present invention is used to design a large-scale gate array has been explained, but the system of the present invention can also be applied to standard cells or other custom LSIs.
It can also be applied to the design of

[発明の効果] 以上説明したように本発明のCADシステムは、CPU
のペリフェラル回路がCADライブラリ内で1つのファ
ンクションモジュールとして構成されているため、ゲー
トアレイやLSIの設計を行なう場合にHQ 附作業が
極めて容易であり、相当大規模なゲートアレイの設計に
も対応可能である。
[Effects of the Invention] As explained above, the CAD system of the present invention uses the CPU
Since the peripheral circuits are configured as one function module in the CAD library, HQ work is extremely easy when designing gate arrays and LSIs, and it can also be used to design fairly large-scale gate arrays. It is.

ざらに開発評価の時間および経費の軽減が可能となり、
開発ツール(特に製造プロセス)の簡素化が可能になる
上、CPU周辺のICとゲートアレイを含んだシステム
の小形化も可能となる。
It is possible to roughly reduce the time and cost of development evaluation,
This not only makes it possible to simplify the development tools (particularly the manufacturing process), but also makes it possible to downsize the system including the ICs surrounding the CPU and the gate array.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例システムの構成を示すブロッ
ク図、第2図は同実施例システムによりゲートアレイ化
が可能な回路の一例を示す回路図、第3図は本発明の他
の実施例システムによりゲートアレイ化が可能な回路の
一例を示す回路図でおる。 1・・・・・・・・・CADライブラリ2・・・・・・
・・・CADライブラリエディタ3・・・・・・・・・
設計データベース4・・・・・・・・・デザインエディ
タ5・・・・・・・・・パターンエディタ6・・・・・
・・・・ディスプレイ 7・・・・・・・・・コンソール 出願人      株式会社 東芝 代理人 弁理士  須 山 佐 − 第1図   5 第2図 第3図
FIG. 1 is a block diagram showing the configuration of a system according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing an example of a circuit that can be formed into a gate array using the system according to the embodiment, and FIG. FIG. 2 is a circuit diagram showing an example of a circuit that can be formed into a gate array using the embodiment system. 1... CAD library 2...
・・・CAD library editor 3・・・・・・・・・
Design database 4...Design editor 5...Pattern editor 6...
...Display 7...Console applicant Toshiba Corporation Patent attorney Satoshi Suyama - Figure 1 5 Figure 2 Figure 3

Claims (3)

【特許請求の範囲】[Claims] (1)CPUのペリフェラル回路と同等な機能を有する
複数のファンクションモジュールを予め保持したCAD
ライブラリと、大規模集積回路の構築に必要なファンク
ションモジュールを前記CADライブラリから抽出して
結合するデザインエディタと、前記大規模集積回路の構
築に必要な各情報を入力する入力手段と、構築途中の大
規模集積回路を逐次表示する表示手段とを備えてなるこ
とを特徴とするCADシステム。
(1) CAD that pre-stores multiple function modules with functions equivalent to CPU peripheral circuits
a design editor for extracting and combining function modules necessary for constructing a large-scale integrated circuit from the CAD library; input means for inputting various information necessary for constructing the large-scale integrated circuit; A CAD system comprising display means for sequentially displaying large-scale integrated circuits.
(2)CADライブラリが、CPUのペリフェラル回路
と同等な機能を有する複数のファンクションモジュール
に加え、これらファンクションモジュールをカスケード
接続したファンクションモジュールを保持している特許
請求の範囲第1項記載のCADシステム。
(2) The CAD system according to claim 1, wherein the CAD library holds, in addition to a plurality of function modules having functions equivalent to a peripheral circuit of a CPU, a function module in which these function modules are connected in cascade.
(3)ファンクションモジュールが、それぞれ1OKゲ
ート以上のゲート数をもつモジュールにされている特許
請求の範囲第1項または第2項記載のCADシステム。
(3) The CAD system according to claim 1 or 2, wherein each of the function modules has a number of gates of 1 OK gate or more.
JP61232127A 1986-09-30 1986-09-30 CAD system Expired - Lifetime JP2557856B2 (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0216471A (en) * 1988-07-04 1990-01-19 Honda Motor Co Ltd Fmea simulation method for analyzing circuit
JPH0216468A (en) * 1988-07-04 1990-01-19 Honda Motor Co Ltd Segmenting method for analyzing circuit in fmea simulation

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6145364A (en) * 1984-08-10 1986-03-05 Hitachi Ltd Automatic layout system

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