JPS6376349A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
第1層配線と第2層配線とをつなぐ柱状凸部の形成にお
いて、ポリッシングによる絶縁膜平坦化工程で、ポリッ
シングに対するストッパーを設け、前記凸部上のストッ
パーのみを除去した後にポリッシングを行う。Detailed Description of the Invention [Summary] In the formation of a columnar convex portion connecting a first layer wiring and a second layer wiring, a stopper for polishing is provided in the step of flattening an insulating film by polishing, and a stopper on the convex portion is provided. Polishing is performed after removing only the dirt.
本発明は半導体装置の製造方法に関し、さらに詳しく言
えば、第1層配線と第2層配線との接読方法の改善に関
するものである。The present invention relates to a method for manufacturing a semiconductor device, and more specifically, to an improvement in a method for directly reading first-layer wiring and second-layer wiring.
半導体装置の製造において、下層の第1層アルミニウム
(i)配線と上層の第2層Aβ配線を接続することが行
われる。かかる技術を第2図の断面図を参照して説明す
ると、第1層配線21の上に絶縁膜22を形成し、この
絶縁膜にコンタクトホ−ル23を窓開けし、次いでこの
コンタクトホールを埋める第2層配線24を形成して第
1層配線21と第2層配線24とを接続する。In manufacturing a semiconductor device, a lower first layer aluminum (i) wiring and an upper second layer Aβ wiring are connected. This technique will be explained with reference to the cross-sectional view of FIG. 2. An insulating film 22 is formed on the first layer wiring 21, a contact hole 23 is opened in this insulating film, and then this contact hole is opened. A buried second layer wiring 24 is formed to connect the first layer wiring 21 and the second layer wiring 24.
最近は集積回路の高集積化が要求され、コンタクトホー
ルの直径aはその深さbに対して小になる傾向がある。Recently, there has been a demand for higher integration of integrated circuits, and the diameter a of a contact hole tends to be smaller than its depth b.
このb/aのアスペクト比が大になると、 AAを例え
ば蒸着したとき、絶縁膜22の平坦部の上のA7!の厚
さtlに対してコンタクトホールの側壁上のA2の厚さ
t2はtl>t2となる。When the aspect ratio b/a becomes large, for example, when AA is deposited, A7! on the flat part of the insulating film 22! The thickness t2 of A2 on the side wall of the contact hole is tl>t2.
l配線に流される電流の値はA1配線の断面積を計算し
て設定されるが、前記した例において第2層配線24に
おいてコンタクトホールの側壁上の配線24の断面積は
平坦部の配線24の断面積よりも小になり、コンタクト
ホールの部分で抵抗が大になる問題がある。The value of the current flowing through the A1 wiring is set by calculating the cross-sectional area of the A1 wiring, but in the example described above, the cross-sectional area of the wiring 24 on the side wall of the contact hole in the second layer wiring 24 is equal to the cross-sectional area of the wiring 24 on the flat part. The problem is that the cross-sectional area of the contact hole becomes smaller than the cross-sectional area of the contact hole, and the resistance becomes large at the contact hole.
かかる問題を解決するために、第3図に示される如く、
第1J留配線21に柱状凸部25を設けておき、この柱
状凸部25を介して第1層配線21と第2層配線24と
を接続する技術が開発された。In order to solve this problem, as shown in Figure 3,
A technique has been developed in which a columnar projection 25 is provided on the first J anchor wire 21 and the first layer wiring 21 and the second layer wiring 24 are connected via the columnar projection 25.
第4図は第1層配線に柱状凸部25を形成する方法を示
す断面図で、同一レベルの第1層配線21に同じ高さの
柱状凸部25(実線で示す)を設け、全面に絶縁物(例
えぼりんガラス−PSG−)を点線で示す如く柱状凸部
を完全に覆って塗布して絶縁lj臭22を作り、この絶
縁膜22を研摩剤を用いる機械的化学的ポリッシング(
polishing )で柱状凸部25の表面が露出す
るまで研削する。なお図示の部分は同一ウェハ上に形成
されたものである。FIG. 4 is a cross-sectional view showing a method of forming columnar convex portions 25 on the first layer wiring, in which columnar convex portions 25 (indicated by solid lines) of the same height are provided on the first layer wiring 21 at the same level, and the entire surface is An insulating material (e.g. Eborin Glass -PSG-) is applied to completely cover the columnar protrusions as shown by the dotted line to create an insulating lj odor 22, and this insulating film 22 is mechanically and chemically polished using an abrasive (
polishing) until the surface of the columnar projection 25 is exposed. Note that the illustrated portions are formed on the same wafer.
かかるポリッシングにおいて、ウェハ内におけるポリッ
シング分布、すなわち、ウェハ内でポリッシングされす
ぎる(over polishing)部分、丁度具合
よくポリッシングされる部分およびまだ十分にポリッシ
ングされない(under polishing )部
分が発生することは避けられない。第4図においては、
左の柱状凸部が丁度のところまでポリッシングされ、右
の柱状凸部は点線で示すようにオーバーポリッシングさ
れた状態を示す。そうなると、ウェハ内のポリッシング
分布がそのまま柱状凸部の高さに影響し、第2層配線の
レベルに不均一が発生する問題がある。In such polishing, it is inevitable that there will be a polishing distribution within the wafer, that is, there will be parts of the wafer that are over polished, parts that are just polished, and parts that are still under polished. . In Figure 4,
The columnar protrusion on the left has been polished to just the right level, and the columnar protrusion on the right has been overpolished as shown by the dotted line. In this case, there is a problem that the polishing distribution within the wafer directly affects the height of the columnar convex portions, causing non-uniformity in the level of the second layer wiring.
本発明はこのような点に鑑みて創作されたもので、半導
体装置の第1層配線と第2層配線とを連結する柱状凸部
を同じ高さに形成する方法を提供することを目的とする
。The present invention was created in view of these points, and an object of the present invention is to provide a method for forming columnar protrusions that connect the first layer wiring and the second layer wiring of a semiconductor device to the same height. do.
第1図(alないしく[1は本発明実施例の図で、図中
、11はウェハ、12は第1層配線、13は柱状凸部形
成部材、14はこれら第1層配線と柱状凸部形成部材間
に介在するエッチング・ストッパー、15は誘電体材料
の絶縁膜、16はポリッシング・ストッパー、17は樹
脂材料膜(例えばレジスト膜)である。FIG. 1 (al or [1] is a diagram of an embodiment of the present invention, in which 11 is a wafer, 12 is a first layer wiring, 13 is a columnar convex forming member, and 14 is a first layer wiring and a columnar convex). An etching stopper interposed between the part forming members, 15 an insulating film made of a dielectric material, 16 a polishing stopper, and 17 a resin material film (for example, a resist film).
本発明においては、柱状凸部形成部材13を埋める如く
に絶縁膜15(例えばPSG膜)を形成し、絶縁膜15
上にポリッシング・ストッパーとして例えば窒化シリコ
ン膜16を形成し、全面に平坦になる如くポリッシング
・ストッパーと同じエツチングレートのレジスト膜17
を形成し、コントロールエツチングで平坦部のポリッシ
ング・ストッパーの隆起部16bがなくなり、部材14
上のI’SGをポリッシングストッパーの平坦部16a
の表面が露出するまで研摩し、しかる後に上層配線を形
成する。In the present invention, the insulating film 15 (for example, a PSG film) is formed so as to fill the columnar protrusion forming member 13, and the insulating film 15
For example, a silicon nitride film 16 is formed as a polishing stopper thereon, and a resist film 17 having the same etching rate as the polishing stopper is formed so that the entire surface is flat.
The raised part 16b of the polishing stopper on the flat part is removed by controlled etching, and the member 14 is removed.
Place the upper I'SG on the flat part 16a of the polishing stopper.
The surface is polished until the surface is exposed, and then the upper layer wiring is formed.
上記した方法によると、ポリッシング・ストッパーを堆
積し、コントロールエツチングを施すことにより柱状凸
部形成部材上部のポリッシング・ストッパーの隆起部1
6bを除去し、しかる後にポリッシングをなすもので、
ポリッシング分布によるオーバーポリッシングがポリッ
シング・スト・ツバ−の平坦部16aによって防止され
、柱状凸部の高さを揃えることができるのである。According to the above-mentioned method, by depositing a polishing stopper and performing controlled etching, the raised portion 1 of the polishing stopper on the upper part of the columnar convex portion forming member is formed.
6b is removed and then polished,
Over-polishing due to polishing distribution is prevented by the flat portion 16a of the polishing stopper, and the heights of the columnar convex portions can be made uniform.
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。[Embodiments] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
先ず第1図(alの斜視図を参照すると、半導体基板(
ウェハ)11上に順に第1層配線形成用の八β膜、エッ
チング・ストッパー膜、柱状凸部形成部材膜を順に形成
し、同図に示される如くパターニングする。エッチング
・ストッパーは以下に説明するポリッシング・ストッパ
ーとは異なり、柱状凸部形成部材をエツチングして柱状
凸部を形成するときのストッパーとなるものである。第
1層配線膜は0.8μm、エッチング・ストッパー膜は
0.1μm、柱状凸部形成部材膜は0.8μmの膜厚に
それぞれ形成する。First, referring to the perspective view of FIG. 1 (al), a semiconductor substrate (
On the wafer 11, an 8β film for forming a first layer wiring, an etching stopper film, and a columnar projection forming member film are formed in this order, and patterned as shown in the figure. The etching stopper is different from the polishing stopper described below, and serves as a stopper when forming a columnar projection by etching the columnar projection forming member. The first layer wiring film is formed to have a thickness of 0.8 μm, the etching stopper film to a thickness of 0.1 μm, and the columnar convex portion forming member film to a thickness of 0.8 μm.
次に第1図(b)を参照すると(同図は第1図(a)の
パターニングされた第1層配線12をその長手方向に見
た断面図である)、全面に誘電体の絶縁物(例えばPS
G)15を堆積して1,5μmの膜厚のPSG膜15を
形成すると、柱状凸部形成部材13の上でPSG膜は盛
り上がる。次いで、ポリッシング・ストッパー材(窒化
シリコン)を0.2μmの膜厚に堆積してポリッシング
・ストッパー膜16を形成する。ポリッシング・ストッ
パー膜はPSG膜15の前記した盛り上がった形状に対
応して平坦部16aと隆起部16bとからなる。Next, referring to FIG. 1(b) (this figure is a cross-sectional view of the patterned first layer wiring 12 of FIG. 1(a) viewed in the longitudinal direction), a dielectric insulator is coated on the entire surface. (For example, P.S.
G) 15 is deposited to form a PSG film 15 with a thickness of 1.5 μm, the PSG film rises above the columnar convex portion forming member 13. Next, a polishing stopper material (silicon nitride) is deposited to a thickness of 0.2 μm to form a polishing stopper film 16. The polishing stopper film consists of a flat part 16a and a raised part 16b corresponding to the above-mentioned raised shape of the PSG film 15.
引続き、樹脂材料例えばレジストを表面が平坦に、かつ
、隆起部16bが隠れる程度に塗布してレジスト膜17
を形成する。このレジストは、その他の樹脂材でもよい
が、エツチングレートがポリッシング・ストッパーのエ
ツチングレートとほぼ同じである材料を選ぶ。Subsequently, a resist film 17 is formed by applying a resin material, for example, a resist, to the extent that the surface is flat and the raised portions 16b are hidden.
form. This resist may be made of other resin materials, but a material whose etching rate is approximately the same as that of the polishing stopper is selected.
次いで、Ch系のエッチャントガスを用いるコントロー
ルエツチングを、第1図(C)に示される如くにポリッ
シング・ストッパーの隆起部16bがなくなるまで行う
と、柱状凸部形成部材の上方にはPSGが残る。Next, control etching using a Ch-based etchant gas is performed until the raised portion 16b of the polishing stopper disappears as shown in FIG. 1(C), and PSG remains above the columnar convex portion forming member.
かかるコントロールエツチングに代えて、レジスト膜1
7を隆起部16bを露出する如くにパターニングし、し
かる後に隆起部16bをエツチングしてもよい。Instead of such controlled etching, resist film 1
7 may be patterned to expose the raised portion 16b, and then the raised portion 16b may be etched.
次に、第1図(dlに示される如く、柱状凸部形成部材
の表面が露出するまでPSGをポリッシングする。この
ポリッシングに分布があり、オーバーポリッシングされ
る部分があったとしても、そこではポリッシング・スト
ッパーが働いてオーバーポリッシングが防止される。従
って、すべての柱状凸部形成部材の表面が露出するまで
、第4図を参照して説明したオーバーポリッシングを防
止しつつポリッシングがなされる。Next, as shown in FIG. - The stopper works to prevent over-polishing. Therefore, polishing is performed while preventing over-polishing as described with reference to FIG. 4 until the surfaces of all columnar convex portion forming members are exposed.
前記したポリッシングが終った第1図(d)の構造は第
1図(d)の横方向に見た第1図(e)と第1図(d)
の上方から見た第1図(f)に示される。The structure of FIG. 1(d) after the polishing described above is shown in FIG. 1(e) and FIG. 1(d) when viewed in the lateral direction of FIG. 1(d).
This is shown in FIG. 1(f) as seen from above.
以後、柱状凸部形成部材のエツチングを行って第3図に
示される柱状凸部を作り、次いで第2層配線を形成する
。Thereafter, the columnar protrusion forming member is etched to form the columnar protrusion shown in FIG. 3, and then the second layer wiring is formed.
以上性べてきたように本発明によれば、コントロールエ
ツチングによってポリッシング・ストッパーを部分的に
、すなわち柱状凸部形成部材の上部の隆起部16bのみ
を除去し、平坦部16aは残してPSGのポリッシング
を行い、このポリッシングでは平坦部16aがストッパ
ーとなってオーバー・ポリッシングが防止され、同じ高
さの柱状凸部を作ることが可能となった。As described above, according to the present invention, the polishing stopper is partially removed by controlled etching, that is, only the raised part 16b at the top of the columnar convex part forming member is removed, leaving the flat part 16a and polishing the PSG. In this polishing, the flat portion 16a acts as a stopper to prevent over-polishing, making it possible to form columnar convex portions of the same height.
第1図(a)ないしくf)は本発明実施例の図、第2図
は従来例の問題点を示す断面図、第3図は第1層と第2
層の配線の接続を示す断面図、
第4図は従来例の問題点を示す断面図、第1図において
、
11はウェハ、
12は第1層配線、
13は柱状凸部形成部材、
14はエッチング・ストッパー膜、
15はPSG膜、
16はポリッシング・ストッパー膜、
17はレジスト膜である。
代理人 弁理士 久木元 彰
復代理人 弁理士 大 菅 義 之
本キ胡實塘側め閃
ゝゝゝ゛−〜−+1!q!り己謀 12Z゛V+77′
:X )’ ? ’ S −14’1 、n5
凸部fiAJ0 +3;/′
ネレ¥J月9J14!II /1図
第1図Figures 1 (a) to f) are diagrams of the embodiment of the present invention, Figure 2 is a sectional view showing the problems of the conventional example, and Figure 3 is a cross-sectional view of the first layer and the second layer.
FIG. 4 is a cross-sectional view showing the problems of the conventional example. In FIG. 1, 11 is a wafer, 12 is first layer wiring, 13 is a columnar convex forming member, and 14 is Etching stopper film 15 is a PSG film, 16 is a polishing stopper film, and 17 is a resist film. Agent, Patent Attorney: Hajime Kuki, Agent, Patent Attorney, Yoshio Osuga, Nomotoki, I'm on Hujitong's side! -~-+1! q! Self-conspiracy 12Z゛V+77'
:X)'? 'S-14'1, n5
Convex fiAJ0 +3;/' Nere ¥J month 9J14! II /1 Figure 1
Claims (1)
1層配線上に絶縁膜(15)を介して形成される第2層
配線とを接続する方法において、 半導体基板(11)上に第1層配線(12)と第2層配
線との接続に用いる柱状凸部形成部材(13)とを前記
部材のエッチングのためのエッチング・ストッパー(1
4)を介在せしめて形成する工程、全面に誘電体(15
)、該膜(15)のポリッシングにおけるストッパーと
なるポリッシング・ストッパー膜(16)およびポリッ
シング・ストッパーと同じエッチングレートをもつ樹脂
材膜(17)を堆積する工程、 コントロールエッチングにて前記ストッパー膜(16)
の隆起部(16b)を除去する工程、およびポリッシン
グによって柱状凸部形成部材(13)の表面を露出する
工程を含むことを特徴とする半導体装置の製造方法。[Claims] In a method for connecting a first layer wiring (12) provided on a semiconductor substrate (11) and a second layer wiring formed on the first layer wiring via an insulating film (15) , A columnar protrusion forming member (13) used for connecting the first layer wiring (12) and the second layer wiring is placed on the semiconductor substrate (11) with an etching stopper (13) for etching said member.
4) step of forming a dielectric material (15
), a step of depositing a polishing stopper film (16) serving as a stopper in polishing the film (15) and a resin film (17) having the same etching rate as the polishing stopper; )
A method for manufacturing a semiconductor device, comprising the steps of: removing a protrusion (16b); and exposing a surface of a columnar protrusion forming member (13) by polishing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21922186A JPS6376349A (en) | 1986-09-19 | 1986-09-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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JP21922186A JPS6376349A (en) | 1986-09-19 | 1986-09-19 | Manufacture of semiconductor device |
Publications (1)
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JPS6376349A true JPS6376349A (en) | 1988-04-06 |
Family
ID=16732100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP21922186A Pending JPS6376349A (en) | 1986-09-19 | 1986-09-19 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JPS6376349A (en) |
-
1986
- 1986-09-19 JP JP21922186A patent/JPS6376349A/en active Pending
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