JPS637014A - Comparatoe circuit - Google Patents
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- JPS637014A JPS637014A JP15198986A JP15198986A JPS637014A JP S637014 A JPS637014 A JP S637014A JP 15198986 A JP15198986 A JP 15198986A JP 15198986 A JP15198986 A JP 15198986A JP S637014 A JPS637014 A JP S637014A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンパレータ回路の改良に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention relates to improvements in comparator circuits.
第２図は、従来のコンパレータ回路を示し、図において
、１は入力端子、２は出力端子、Ｖｃｃは正電源、■□
は負電源、Ｖｒｅｆはしきい値を決める基準電圧源、Ｑ
ｌ、Ｑ２は入力差動対１ｏをなすトランジスタ、Ｒ１，
Ｒ２はそれぞれトランジスタＱ１．Ｑ２の負荷抵抗、Ｊ
は入力差動対１０に流す電流■を供給する定電流源、Ｑ
３．Ｑ４はカレントミラー２０を構成するトランジスタ
、Ｒ３、Ｒ４はカレントミラー２０の負荷抵抗、Ｑ５゜
Ｑ６はトランジスタＱ３．Ｑ４、抵抗Ｒ３，Ｒ４ととも
にレベルシフタ３０を構成するエミッタフォロワトラン
ジスタ、Ｑｌは出力用オープンコレクタトランジスタ、
Ｒ５はトランジスタＱ７の負荷抵抗である。Figure 2 shows a conventional comparator circuit, in which 1 is an input terminal, 2 is an output terminal, Vcc is a positive power supply,
is the negative power supply, Vref is the reference voltage source that determines the threshold value, and Q
l, Q2 are transistors forming the input differential pair 1o, R1,
R2 are transistors Q1. Q2 load resistance, J
is a constant current source that supplies the current ■ flowing through the input differential pair 10, Q
3. Q4 is a transistor constituting the current mirror 20, R3 and R4 are load resistances of the current mirror 20, and Q5 and Q6 are transistors Q3. Q4 is an emitter follower transistor that constitutes the level shifter 30 together with resistors R3 and R4, Ql is an output open collector transistor,
R5 is a load resistance of transistor Q7.
次に動作について説明する。入力端子１にＶｒｅｆより
高い“Ｈ”の信号が入ったとき、トランジスタＱ２はオ
フとなり、トランジスタＱ５のベース電位はほぼ■。と
なる。このときトランジスタＱ３のコレクタ電流は（Ｖ
ｃｃ＋Ｖｔ＊ ２ Ｖａｔ） ／Ｒ３となる。−方、
トランジスタＱ６のベースはトランジスタＱ１がオンす
るためＶｃｃよりＲ１・Ｉだけ下る。そのためトランジ
スタＱ６のエミッタ電流は、（Ｖｃｃ＋Ｖｚｔ ２Ｖ
＋＋ｔ Ｒ１・Ｉ）／Ｒ４となる。トランジスタＱ４
のコレクタ電流はトランジスタＱ３のコレクタ電流と等
しくなるので、Ｒ３−Ｒ４とすると、トランジスタＱ４
のコレクタ電流とトランジスタＱ６のエミッタ電流との
差Ｒ１・Ｉ／Ｒ３がトランジスタＱ７のベースから引き
抜かれる電流Ｉ！＋Ｌとなり、トランジスタＱ７がオフ
し、出力端子２が“Ｈ”となる。Next, the operation will be explained. When an "H" signal higher than Vref is input to input terminal 1, transistor Q2 is turned off, and the base potential of transistor Q5 is approximately ■. becomes. At this time, the collector current of transistor Q3 is (V
cc+Vt*2Vat)/R3. - way,
The base of the transistor Q6 is lower than Vcc by R1·I since the transistor Q1 is turned on. Therefore, the emitter current of transistor Q6 is (Vcc+Vzt 2V
++t R1・I)/R4. Transistor Q4
Since the collector current of is equal to the collector current of transistor Q3, if R3-R4, then transistor Q4
The difference R1·I/R3 between the collector current of and the emitter current of transistor Q6 is the current I! drawn from the base of transistor Q7. +L, transistor Q7 is turned off, and output terminal 2 becomes "H".
−方、入力端子１にＶｒｅｆより低い“Ｌ″の信号が入
ったときは、上記の逆の動作となりＲ２・１／Ｒ３がト
ランジスタＱ７のベースに流れ込む電流■、となり、ト
ランジスタＱ７がオンし、出力端子２がＬ”となる。- On the other hand, when an "L" signal lower than Vref is input to the input terminal 1, the operation is the opposite of the above, and R2.1/R3 becomes a current flowing into the base of the transistor Q7, turning on the transistor Q7. Output terminal 2 becomes L''.
従来のコンパレータ回路は、以上のように構成されてい
るので、トランジスタＱ４はトランジスタＱ７をオフす
るために飽和することが必要で、また、トランジスタＱ
１は負荷Ｒ１が接続されているために飽和しやすく、入
力ダイナミックレンジを大きくとれないなどの問題点が
あった。Since the conventional comparator circuit is configured as described above, transistor Q4 needs to be saturated in order to turn off transistor Q7, and transistor Q4 needs to be saturated in order to turn off transistor Q7.
1 has problems such as being easily saturated due to the connection of the load R1 and not being able to provide a large input dynamic range.
この発明は上記のような問題点を解消するためになされ
たもので、トランジスタの飽和を防ぎ高速動作ができる
とともに、入力ダイナミックレンジを太き（とることが
できるコンパレータ回路を得ることを目的とする。This invention was made to solve the above problems, and aims to provide a comparator circuit that can prevent transistor saturation, operate at high speed, and widen the input dynamic range. .
この発明に係るコンパレータ回路は、レベルシフタを構
成するカレントミラーにおいて、ζラー側のトランジス
タの負荷としてダイオード及び抵抗を用いるようにした
ものである。A comparator circuit according to the present invention uses a diode and a resistor as a load for a transistor on the ζ error side in a current mirror constituting a level shifter.
また入力差動対の入力トランジスタの負荷抵抗なくした
ものである。Also, the load resistance of the input transistors of the input differential pair is eliminated.
この発明においては、レベルシフタはこれを構成するカ
レントミラーの基準側の負荷のエミッタフォロワトラン
ジスタのベースがＨｍ、即ちほぼｖｃｃになったとき、
基準側とカレントミラー側の負荷が等価となり、ミラー
側のトランジスタのコレクタ電位が、基準側のトランジ
スタのコレクタ電位、即ち、共通ベース電位と等しくな
るから、ミラー側の飽和が防止される。In this invention, when the base of the emitter follower transistor of the load on the reference side of the current mirror constituting the level shifter becomes Hm, that is, approximately Vcc,
The loads on the reference side and the current mirror side become equal, and the collector potential of the transistor on the mirror side becomes equal to the collector potential of the transistor on the reference side, that is, the common base potential, so saturation on the mirror side is prevented.
また人力差動対の入力トランジスタの負荷抵抗が除去さ
れているから入力ダイナミックレンジが大きくなる。Furthermore, since the load resistance of the input transistors of the manual differential pair is removed, the input dynamic range is increased.
以下、この発明の一実施例を図について説明する。゛第
１図は本発明の一実施例によるコンパレータ回路を示し
、図において、１は入力端子、２は出力端子、ｖＣｃは
正電源、ｖｏは負電源、Ｖｒｅｆはしきい値を決める基
準電圧源、Ｑｌ、Ｑ２は入力差動対１０をなす第５．第
４のトランジスタ、Ｒ２はトランジスタＱ２の負荷抵抗
（第３の抵抗）、Ｊは入力差動対１０に流す電流Ｉを供
給する定電流源であり、上記入力差動対１０、抵抗Ｒ２
及び定電流源Ｊにより入力段５０が構成されている。An embodiment of the present invention will be described below with reference to the drawings.゛Figure 1 shows a comparator circuit according to an embodiment of the present invention, in which 1 is an input terminal, 2 is an output terminal, vCc is a positive power supply, vo is a negative power supply, and Vref is a reference voltage source that determines the threshold value. , Ql, and Q2 are the fifth . The fourth transistor, R2, is a load resistance (third resistance) of the transistor Q2, and J is a constant current source that supplies the current I flowing to the input differential pair 10, and the input differential pair 10, the resistor R2
and a constant current source J constitute an input stage 50.
またＱ３．Ｑ４はカレントミラー２０をなす第２、第３
のトランジスタ、Ｒ３，Ｒ４はカレントミラー２０の負
荷抵抗（第１．第２の抵抗）、Ｑ５はトランジスタＱ３
の負荷となるエミッタフォロワトランジスタ（第１のト
ランジスタ）、Ｄ１はトランジスタＱ４の負荷となるダ
イオード、Ｑ７は出力用オーブンコレクタトランジスタ
、Ｒ５はトランジスタＱ７の負荷抵抗、Ｄ２はトランジ
スタＱ７を■、よりｖＩｌｔだけ持ち上げるためのダイ
オードであり、上記カレントミラー２０．トランジスタ
Ｑ５．ダイオードＤ１及び抵抗Ｒ３，Ｒ４によりレベル
シフタ４０が構成されている。Also Q3. Q4 is the second and third part of the current mirror 20.
transistors, R3 and R4 are the load resistances (first and second resistances) of the current mirror 20, and Q5 is the transistor Q3.
Emitter follower transistor (first transistor) that serves as a load for transistor Q4, D1 is a diode that serves as a load for transistor Q4, Q7 is an oven collector transistor for output, R5 is a load resistance for transistor Q7, D2 is This is a diode for lifting the current mirror 20. Transistor Q5. A level shifter 40 is configured by a diode D1 and resistors R3 and R4.
次に動作について説明する。入力端子１にＶｒｅｆより
高い“Ｈ″の信号が入ったとき、トランジスタＱ２はオ
フとなり、トランジスタＱ５のベースはほぼｖｃｃとな
り、このとき該トランジスタＱ５はアノードがｖｃｃに
接続されたダイオードと等価となる。Ｒ３＝Ｒ４とする
とトランジスタＱ３゜Ｑ４のコレクタ電位は等しくなり
、ｖ！Ｅ惨よりＶ□分高い電位になる。このことにより
トランジスタＱ７のベース電位も■。よりｖＩｌｔだけ
上昇し、ダイオードＤ２によりゃはり■。よりｖＩｌｔ
分高いそのエミッタ電位と同電位となり、トランジスタ
Ｑ７はオフし、出力端子２は１Ｈ”となる。Next, the operation will be explained. When an "H" signal higher than Vref is input to input terminal 1, transistor Q2 is turned off, and the base of transistor Q5 becomes approximately vcc, and at this time, transistor Q5 becomes equivalent to a diode whose anode is connected to vcc. . When R3=R4, the collector potentials of transistors Q3 and Q4 are equal, and v! The potential will be V□ higher than E. As a result, the base potential of transistor Q7 also becomes ■. It increases by vIlt, and is changed by diode D2. More vIlt
The potential becomes the same as the emitter potential which is higher by that amount, transistor Q7 is turned off, and output terminal 2 becomes 1H''.
−方、入力端子１にＶｒｅｆより低い“Ｌ”の信号が入
ったときは、トランジスタＱ２はオンとなり、トランジ
スタＱ５のベースはＶＣＣよりＲ２・Ｉだけ下る。この
ためトランジスタＱ３のコレクタ電流は（Ｖｃｃ＋’Ｖ
Ｈ２Ｖｍｉ Ｒ２・Ｉ ） ／ Ｒ３となる。このと
きダイオードＤ１を流れる電流は（Ｖｃｃ ＋ Ｖｔｔ
３ Ｖａｔ） ／ Ｒ４となり、Ｒ３＝Ｒ４，Ｒ２
・Ｉ＞Ｖ□とすると、この２つの電流の差（Ｒ２・Ｉ−
Ｖ□）／Ｒ３がトランジスタＱ７のベースに流れ込む電
流Ｉ□となり、トランジスタＱ７はオンし、出力端子２
は“Ｌ”となる。- On the other hand, when an "L" signal lower than Vref is input to input terminal 1, transistor Q2 is turned on, and the base of transistor Q5 is lowered by R2·I than VCC. Therefore, the collector current of transistor Q3 is (Vcc+'V
H2Vmi R2・I)/R3. At this time, the current flowing through the diode D1 is (Vcc + Vtt
3 Vat) / R4, R3=R4,R2
・If I>V□, the difference between these two currents (R2・I−
V□)/R3 becomes a current I□ flowing into the base of transistor Q7, transistor Q7 is turned on, and output terminal 2
becomes “L”.
トランジスタＱ４のコレクタ電位は、入力信号“Ｈ”の
ときベース電位と等しく、入力信号“Ｌ”のときｖｏよ
り２Ｖｍｚ分高くなり、いずれの場合もトランジスタＱ
４は飽和しない。またトランジスタＱ１のコレクタはｖ
Ｃｃに接続されているので、入力、即ちベース電位がＶ
ＣＣまで上ってもコレクタ、ベースが同電位となるだけ
で、トランジスタＱ１は飽和しない。The collector potential of transistor Q4 is equal to the base potential when the input signal is "H", and is higher than vo by 2 Vmz when the input signal is "L"; in both cases, the collector potential of transistor Q4 is equal to the base potential when the input signal is "H".
4 is not saturated. Also, the collector of transistor Q1 is v
Since it is connected to Cc, the input, that is, the base potential is V
Even if it goes up to CC, the collector and base will just be at the same potential, and the transistor Q1 will not be saturated.
なお、上記実施例では、出力段にオーブンコレクタ及び
負荷抵抗を使用したものを示したが、負荷抵抗の代りに
能動負荷を用いてもよいし、オーブンコレクタ以外の出
力形式を用いてもよく、上記実施例と同様の効果を奏す
る。In addition, in the above embodiment, an oven collector and a load resistor are used in the output stage, but an active load may be used instead of the load resistor, or an output format other than the oven collector may be used. The same effects as in the above embodiment are achieved.
以上のように、この発明に係るコンパレータ回路によれ
ば、カレントミラー側のトランジスタと入力差動対の入
力側のトランジスタが不飽和になるように構成したので
、高速動作が可能となり、゛ 入力ダイナミッ
クレンジ
を大きくできるという効果がある。As described above, according to the comparator circuit according to the present invention, since the transistor on the current mirror side and the transistor on the input side of the input differential pair are configured to be unsaturated, high-speed operation is possible. This has the effect of increasing the range.
第１図は、この発明の一実施例によるコンパレータ回路
を示す図、第２図は従来のコンパレータ回路を示す図で
ある。
図において、Ｒ５，Ｒ３，Ｒ４，Ｒ２，Ｒ１は第１．第
２．第３．第４．第５のトランジスタ、Ｄｌはダイオー
ド、Ｒ３，Ｒ４，Ｒ２は第１．第２、第３の抵抗、４０
はレベルシフタ、５０は入力段、１は入力端子、２は出
力端子、１０は入力差動対、２０はカレントミラー、Ｖ
ｃｃは正電源、Ｖｙｙは負電源である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a diagram showing a comparator circuit according to an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional comparator circuit. In the figure, R5, R3, R4, R2, R1 are the first. Second. Third. 4th. The fifth transistor, Dl is a diode, R3, R4, R2 are the first. 2nd and 3rd resistors, 40
is a level shifter, 50 is an input stage, 1 is an input terminal, 2 is an output terminal, 10 is an input differential pair, 20 is a current mirror, V
cc is a positive power supply, and Vyy is a negative power supply. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (2)
なす第１のトランジスタと、 エミッタが負電源にコレクタがベースに接続されダイオ
ードをなす第２のトランジスタと、上記第１のトランジ
スタのエミッタと上記第２のトランジスタのコレクタ及
びベースとの間に接続された第１の抵抗と、 ベースが上記第２のトランジスタのコレクタ及びベース
にエミッタが上記負電源に接続された第３のトランジス
タと、 アノードが上記正電源に接続されたダイオードと、 該ダイオードのカソードと上記第３のトランジスタのコ
レクタとの間に接続された第２の抵抗とで構成されるレ
ベルシフタを備えたことを特徴とするコンパレータ回路
。(1) A first transistor whose collector is connected to a positive power supply and forms an emitter follower; a second transistor whose emitter is connected to a negative power supply and whose collector is connected to its base and which forms a diode; the emitter of the first transistor and the second transistor; a first resistor connected between the collector and base of the second transistor, a third transistor whose base is connected to the collector and base of the second transistor, and whose emitter is connected to the negative power supply; A comparator circuit comprising: a level shifter comprising: a diode connected to a positive power source; and a second resistor connected between the cathode of the diode and the collector of the third transistor.
接続された第３の抵抗と、 コレクタが上記第１のトランジスタのベースにベースが
基準電圧源に接続された第４のトランジスタと、 エミッタが上記第４のトランジスタのエミッタにコレク
タが上記正電源に接続されベースが入力端子となる第５
のトランジスタと、 上記第４、第５のトランジスタの共通のエミッタと上記
負電源との間に接続された定電源とで構成された入力段
が設けられていることを特徴とする特許請求の範囲第１
項記載のコンパレータ回路。(2) In the preceding stage of the level shifter, a third resistor is connected between the base of the first transistor and the positive power supply, the collector is connected to the base of the first transistor, and the base is connected to the reference voltage source. a fifth transistor whose emitter is connected to the emitter of the fourth transistor and whose collector is connected to the positive power supply and whose base is an input terminal;
and a constant power source connected between the common emitter of the fourth and fifth transistors and the negative power source. 1st
Comparator circuit described in section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198986A JPH0834415B2 (en) | 1986-06-27 | 1986-06-27 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198986A JPH0834415B2 (en) | 1986-06-27 | 1986-06-27 | Comparator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637014A true JPS637014A (en) | 1988-01-12 |
| JPH0834415B2 JPH0834415B2 (en) | 1996-03-29 |
Family
ID=15530628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15198986A Expired - Lifetime JPH0834415B2 (en) | 1986-06-27 | 1986-06-27 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834415B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208014A (en) * | 1988-02-15 | 1989-08-22 | Matsushita Electric Ind Co Ltd | Switching circuit |
| US6191635B1 (en) | 1998-09-03 | 2001-02-20 | Telefonaktiebolaget Lm Ericsson | Level shifting circuit having a fixed output common mode level |
-
1986
- 1986-06-27 JP JP15198986A patent/JPH0834415B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208014A (en) * | 1988-02-15 | 1989-08-22 | Matsushita Electric Ind Co Ltd | Switching circuit |
| US6191635B1 (en) | 1998-09-03 | 2001-02-20 | Telefonaktiebolaget Lm Ericsson | Level shifting circuit having a fixed output common mode level |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834415B2 (en) | 1996-03-29 |
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