JPS63682A - Image processor - Google Patents

Image processor

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JPS63682A
JPS63682A JP14263886A JP14263886A JPS63682A JP S63682 A JPS63682 A JP S63682A JP 14263886 A JP14263886 A JP 14263886A JP 14263886 A JP14263886 A JP 14263886A JP S63682 A JPS63682 A JP S63682A
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JP
Japan
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data
register
line
counter
list
Prior art date
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Application number
JP14263886A
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Japanese (ja)
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JPH0521268B2 (en
Inventor
Tadanori Ryu
忠則 笠
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Yaskawa Electric Corp
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Yaskawa Electric Manufacturing Co Ltd
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Abstract

PURPOSE:To shorten the list preparing time by executing a list preparation for reading a data, in a real time in the course of inputting an image data. CONSTITUTION:By a signal delaying a horizontal base line by a delaying circuit 9, a counter 6, and a counter 10 for showing the present line number of a screen are latched to a register 11 and a register 12, respectively. To these two registers, values of the respective counters are latched only once in one horizontal period, and become the present line number of the screen of its contents and an address for writing the next data. To a CPU, an interruption is applied by a horizontal base line in the course of inputting an image, and the CPU reads the contents of the register 11 and the register 12 in the course of the interruption processing, writes the contents of the register 11 in an address corresponding to the line number, and prepares the list in a real time.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高分解能形の画像入力を高速で行うことのでき
る画像処理装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image processing device that can input high-resolution images at high speed.

〔従来技術とその問題点〕[Prior art and its problems]

従来の画像処理方式では、インターレース方式や画像を
画面の途中からとる方式で画像のデータを取るため、ラ
イン毎のデータは第1図に示すように上のラインから順
次並んではいない。
In conventional image processing methods, image data is obtained using an interlace method or a method in which an image is taken from the middle of the screen, so the data for each line is not arranged sequentially from the top line as shown in FIG.

そのため、画像処理時に処理データを上のラインから取
りだせるように、画像のデータを一旦取り込んだ後、ラ
イン毎のデータの最初の格納アドレスをラインの順に並
べたリストを作り、そのリストに基づいてデータを取り
込み°、処理を行っている。
Therefore, in order to retrieve the processed data from the top line during image processing, after importing the image data, a list is created in which the first storage address of the data for each line is arranged in the order of the line, and based on that list, Data is being captured and processed.

この場合のリストを示すと第2図に示す通りである。The list in this case is shown in FIG.

しかし、この方式では、データの量が多くなってくると
リストを作る時間が多くかかり画像を処理する時間が全
体として増えてしまうという欠点があり、高速処理の1
つのネックとなっている。
However, this method has the disadvantage that as the amount of data increases, it takes a lot of time to create the list, which increases the overall time to process the images.
This has become a major bottleneck.

そこで、本発明では、このデータ取込みのためのリスト
を画像データを取り込んでいる時にリアルタイムに作成
する方法を提供し、従来より高速の画像処理を実現しよ
うとするものである。
Therefore, the present invention provides a method for creating a list for data import in real time while image data is being imported, thereby achieving faster image processing than conventional methods.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は上記の問題点を解決するため、画面のライン番
号を表わすラインカウンタを設け、水平基線ごとに割り
込みをかけて中央処理装置(以下CPUという)がその
割り込み時にラインカウンタとそのラインのデータを格
納する最初のアドレスをラッチするレジスタの値を読み
込み、ライン番号に対応したアドレスのメモリにレジス
タの値(つまり、格納アドレス)を書いてリアルタイム
にリストを作って行くようにしたものである。
In order to solve the above problems, the present invention provides a line counter that represents the line number of the screen, and interrupts each horizontal baseline so that the central processing unit (hereinafter referred to as CPU) can read the line counter and the data of that line at the time of the interrupt. A list is created in real time by reading the value of the register that latches the first address to store the line number, and writing the register value (that is, the storage address) to the memory at the address corresponding to the line number.

〔実施例〕〔Example〕

第3図は本発明の実施例を示すもので、微分検出回路1
.制御回路2.カラムカウンタ3.ステータスレジスタ
4.メモリ5.カウンタ6及びレジスタ7.8からなる
従来回路に遅延回路9.カウンタ10及びレジスタ11
.12を付加したものである。
FIG. 3 shows an embodiment of the present invention, in which the differential detection circuit 1
.. Control circuit 2. Column counter 3. Status register 4. Memory 5. A conventional circuit consisting of a counter 6 and a register 7.8 has a delay circuit 9. Counter 10 and register 11
.. 12 is added.

処理する二値画像データは、黒から白、白から黒への変
化点を検出する微分検出回路1に人力される。
Binary image data to be processed is manually input to a differential detection circuit 1 that detects points of change from black to white and from white to black.

ここで変化点を検出してその信号を制御回路2に出力す
る。制御回路2では、この変化点のライン上の位置を示
すカウンタ3と(このカウンタは、ビクセルクロックで
カウントアンプし、水平基線でクリアされる。)ステー
タスレジスタ4の値をメモリ5に書き込むために、メモ
リ5の書き込みアドレスを示すカウンタ6をカウントア
ツプさせると共に、このカウンタ6の値をレジスタ7へ
ラッチし、メモリ5のアドレスを与える。
Here, a change point is detected and the signal thereof is output to the control circuit 2. The control circuit 2 uses a counter 3 that indicates the position of this change point on the line (this counter is counted and amplified using the pixel clock, and is cleared at the horizontal baseline) in order to write the value of the status register 4 to the memory 5. , counts up a counter 6 indicating the write address of the memory 5, latches the value of the counter 6 to the register 7, and gives the address of the memory 5.

カウンタ3とステータスレジスタ4の値はレジスタ8に
ランチされ、メモリ5のデータバスに入力されてメモリ
4に書き込まれる。メモリ5のライト信号やチップセレ
クト信号は制御回路2により出力される。
The values of counter 3 and status register 4 are launched into register 8, input to the data bus of memory 5, and written into memory 4. A write signal and a chip select signal for the memory 5 are outputted by the control circuit 2.

ラインの最後やフィールドの終りを示すステータス信号
が制御回路2に人力されても同様なことが行われる。し
かし、この時のカウンタ3の値は意味をもたず、ステー
タスレジスタ4の値が意味を持っている。
The same thing happens when a status signal indicating the end of a line or field is manually input to the control circuit 2. However, the value of the counter 3 at this time has no meaning, but the value of the status register 4 has meaning.

また、水平基線を遅延回路9で遅延した信号によりカウ
ンタ6と画面の現在のライン番号を表わすカウンタ10
をレジスタ11.レジスタ12ヘラツチする。
Further, a signal obtained by delaying the horizontal baseline by a delay circuit 9 is used to input a counter 6 and a counter 10 representing the current line number of the screen.
Register 11. Search register 12.

この2つのレジスタには、1水平期間に一度りむアドレ
スになっている。
These two registers have addresses that are read once in one horizontal period.

CPUには、画像を取り込んでいる間の水平基線で割り
込みをかけ、CPUは、割り込み処理の中でレジスタ1
1とレジスタ12の内容を読み、ライン番号に対応した
アドレスにレジスタ11の内容を書き込んで行きリアル
タイムにリストを作って行く。
The CPU is interrupted at the horizontal baseline while the image is being captured, and the CPU registers register 1 during the interrupt processing.
1 and the contents of register 12 are read, and the contents of register 11 are written to the address corresponding to the line number, thereby creating a list in real time.

第4図はこの場合の割り込み処理ルーチンを示す流れ図
である。
FIG. 4 is a flowchart showing the interrupt processing routine in this case.

そして、データの取り込みが終ると、CPUは前述のリ
ストを参照して上のラインからデータを読み込み処理を
行っていく。
When the data has been taken in, the CPU refers to the list mentioned above and reads the data from the top line and performs processing.

〔発明の効果〕〔Effect of the invention〕

従来の画像処理方式では、前述のように、画像データを
取り込んだ後にデータ読み込みのためのリストを作成し
ていたためデータの量に応じてそのリスト作成の時間が
かかっていたが、本発明では、データ読み込みのための
リスト作成を画像データの取り込み中にリアルタイムに
行なうため、リスト作成の時間が省は全体の画像処理を
短縮することができる そして、若干のハードウェアの追加で(第3図における
9〜12の回路)これを実現すめことができ実用上優れ
た発明である。
In the conventional image processing method, as mentioned above, a list for reading the data was created after the image data was imported, so it took time to create the list depending on the amount of data, but in the present invention, Since list creation for data reading is done in real time while image data is being imported, the time required to create the list can be saved and the overall image processing can be shortened. 9 to 12) This is a practically excellent invention that can realize this.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、従来装置におけるライン毎のデータの内容を
示す図、第2図は第1図に示すデータをラインの順に並
べた場合のリストを示す図、第3図は本発明の実施例の
ブロック図、第4図は割り込み処理ルーチンを示す流れ
図である。 1・・・微分検出回路 2・・・制御回路 3・・・カラムカウンタ 4・・・ステータスレジスタ 5・・・メモリ 6・・・カウンタ 7・・・レジスタ 8・・・レジスタ 9・・・遅延回路 10・・・カウンタ 11・・・レジスタ 12・・・レジスタ 第 2 図
FIG. 1 is a diagram showing the contents of data for each line in a conventional device, FIG. 2 is a diagram showing a list when the data shown in FIG. 1 is arranged in line order, and FIG. 3 is an embodiment of the present invention. FIG. 4 is a flowchart showing the interrupt processing routine. 1... Differential detection circuit 2... Control circuit 3... Column counter 4... Status register 5... Memory 6... Counter 7... Register 8... Register 9... Delay Circuit 10... Counter 11... Register 12... Register Figure 2

Claims (1)

【特許請求の範囲】[Claims] 中央処理装置を備え且つ画面の走査がインターレース方
式で二値画像の水平ライン毎のデータを用いて形状認識
を行なう画像処理装置において、二値画像の水平ライン
毎のデータを入力して、二値画像の黒から白、白から黒
への変化点のライン上での位置とラインやフィールドの
終りのステータスデータをメモリに書き込む回路と、画
面の現在のライン番号を示すラインカウンタと、水平基
線で前記カウンタと次に書き込むデータのアドレスを表
すカウンタの値をラッチするレジスタを備え、前記中央
処理装置には、画像データを取り込み中の水平基線で割
り込みをかけ、中央処理装置は割り込み処理で前記レジ
スタの値を読み、ライン番号に対応したアドレスに次の
データが書き込まれるアドレスを書き込んで画像処理の
データ読み込みのためのリストを作成することを特徴と
した画像処理装置。
In an image processing device that is equipped with a central processing unit, scans the screen in an interlaced manner, and performs shape recognition using the data for each horizontal line of a binary image, the data for each horizontal line of the binary image is input, and the data for each horizontal line of the binary image is input. A circuit that writes into memory the position of the black-to-white and white-to-black transition points on the line and status data of the end of the line or field, a line counter that indicates the current line number on the screen, and a horizontal baseline. The counter includes a register that latches the value of the counter representing the address of the data to be written next, and the central processing unit is interrupted at a horizontal baseline while image data is being taken in, and the central processing unit latches the value of the counter indicative of the address of the next data to be written. An image processing device characterized in that it reads the value of and writes an address where the next data will be written to an address corresponding to the line number to create a list for reading data in image processing.
JP14263886A 1986-06-20 1986-06-20 Image processor Granted JPS63682A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14263886A JPS63682A (en) 1986-06-20 1986-06-20 Image processor

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Application Number Priority Date Filing Date Title
JP14263886A JPS63682A (en) 1986-06-20 1986-06-20 Image processor

Publications (2)

Publication Number Publication Date
JPS63682A true JPS63682A (en) 1988-01-05
JPH0521268B2 JPH0521268B2 (en) 1993-03-23

Family

ID=15320002

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JP14263886A Granted JPS63682A (en) 1986-06-20 1986-06-20 Image processor

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