JPS6367774B2 - - Google Patents
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- Publication number
- JPS6367774B2 JPS6367774B2 JP3127682A JP3127682A JPS6367774B2 JP S6367774 B2 JPS6367774 B2 JP S6367774B2 JP 3127682 A JP3127682 A JP 3127682A JP 3127682 A JP3127682 A JP 3127682A JP S6367774 B2 JPS6367774 B2 JP S6367774B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- display
- latch circuit
- counter
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/18—Circuits for visual indication of the result
Landscapes
- Measuring Frequencies, Analyzing Spectra (AREA)
Description
本発明は、例えば車の急停車時における０表示
応答を改善したパルス計数方式に関するものであ
る。 最新計数値と表示値の差が所定値以下のときは
表示値を保持し、所定値を越えた時は、最新計数
値を表示値として更新表示し、かつ最新計数値が
所定値以下で、最小表示単位の変化が所定回数継
続したときは、最新計数値を表示値として更新表
示するパルス計数方式が知られている。第１図は
このパルス計数方式のブロツク図を示したもの
で、入力端子１から入力されたパルス信号はカウ
ンタ２で計数され、この計数終了時にカウンタ２
の計数値はレジスタ３に記憶され、またカウンタ
２及びレジスタ３の計数値はゲートタイム期間に
加算器４において加算され、この加算値はラツチ
回路５で更新保持され、デコーダドライバ６を介
して表示器７でデジタル表示される。また、加算
器４で加算された最新計数値とラツチ回路５の表
示値との差がデジタル比較器８で判定され、その
差が予め決めた所定値（この例では表示単位の
「１」）になつた場合、その値の正負に応じて比較
器８からカウンタ９，９′に信号が出力され、こ
の信号の連続回数が計数され、比較器１０に予め
設定された所定回数以上になつたとき、比較器１
０からロードパルスが出力され、オアゲート１１
を介してラツチ回路５の内容を最新計数値に更新
し、表示器７でその変化をデジタル表示する。
応答を改善したパルス計数方式に関するものであ
る。 最新計数値と表示値の差が所定値以下のときは
表示値を保持し、所定値を越えた時は、最新計数
値を表示値として更新表示し、かつ最新計数値が
所定値以下で、最小表示単位の変化が所定回数継
続したときは、最新計数値を表示値として更新表
示するパルス計数方式が知られている。第１図は
このパルス計数方式のブロツク図を示したもの
で、入力端子１から入力されたパルス信号はカウ
ンタ２で計数され、この計数終了時にカウンタ２
の計数値はレジスタ３に記憶され、またカウンタ
２及びレジスタ３の計数値はゲートタイム期間に
加算器４において加算され、この加算値はラツチ
回路５で更新保持され、デコーダドライバ６を介
して表示器７でデジタル表示される。また、加算
器４で加算された最新計数値とラツチ回路５の表
示値との差がデジタル比較器８で判定され、その
差が予め決めた所定値（この例では表示単位の
「１」）になつた場合、その値の正負に応じて比較
器８からカウンタ９，９′に信号が出力され、こ
の信号の連続回数が計数され、比較器１０に予め
設定された所定回数以上になつたとき、比較器１
０からロードパルスが出力され、オアゲート１１
を介してラツチ回路５の内容を最新計数値に更新
し、表示器７でその変化をデジタル表示する。
【表】
【表】
その具体例を第１表で説明すると、例えば、第
１表のＡの場合は、加算器４からの計数値が
「５」、「６」、…の＋１の断続変動を呈しているの
で、計数値が「６」のとき、即ちゲートタイム
T2，T4，…１の回置きの計数時に比較器８から
信号が出力され、カウンタ９で計数される。カウ
ンタ９は比較器８からの出力信号が途絶えたと
き、即ち差が０になつたとき（この例では「５」
のとき）、比較器８の出力がなくなるので、この
ときにカウンタ９はリセツトされるように構成さ
れているため、この計数値と表示値の差の値が＋
１で比較器１０に予め設定されてある連続回数
（この例では連続３回）に達することがなく、従
つて比較器１０からオアゲート１１にロードパル
スが出力されず、ラツチ回路５の内容は「５」の
まま保持され、表示器７における表示値は変化せ
ず、従つてチラツキが防止される。なお、計数値
が「−１」の変動を呈しているときには、比較器
８からカウンタ９′に信号が出され、比較器１０
で前述と同様の連続回数の判定が行なわれる。 次に、第１表のＢの場合は、計数値が「５」か
ら「６」になつた状態、即ち＋１で安定している
ので、比較器８から連続して差の信号が出力さ
れ、カウンタ９で連続３回計数すると、比較器１
０からロードパルスが出され、オアゲート１１を
介してラツチ回路５に印加され、保持内容が
「６」に変更され、表示器７でその変化がただち
にデジタル表示される。 また、第１表のＣの場合には、計数値と表示値
の差が「10」、「７」、「４」で、表示単位の「２」
以上となつているので、比較器８からロードパル
スが出力され、オアゲート１１を介してラツチ回
路５の保持内容を更新し、表示器５でその変化が
ただちにデジタル表示される。 しかしながら、この第１表のＣの場合は、ゲー
トタイムT3を経過したときに、計数値が０に変
化しているが、加算器４の内容はただちに０とは
ならず、ゲートタイムT4を経過した後に始めて
０になるので、例えば車輛が急停車した場合で
も、表示値はゲートタイムT4を経過した後に始
めて０になり、応答性が悪いという欠点があつ
た。 更に、この従来例において、第１表のＡ及びＢ
に示したように、計数値と表示値の差が所定値以
下、即ち表示単位の「１」以下のときは、その差
が所定回数連続した場合にのみ表示値を更新する
チラツキ防止機能を備えているため、第１表のＤ
の場合のように、ゲートタイムT3で「１」にな
つた後でゲートタイムT4で「０」になつた場合
には、上記所定回数「３」に相当する時間経過後
に始めて「０」を表示するという応答性の悪さを
持つていた。なお、第１表のＥの場合のように、
所定値が表示単位の「２」である場合には、表示
値に「２」が所定回数現われた後、「０」が表示
されるという欠点があつた。 本発明は、上記従来例の欠点を解消するため
に、多分割した計数期間の最新計数値が０となつ
たとき、表示値を強制的に０表示することを特徴
とし、その目的は例えば車速が急に０になつたと
き、遅滞なく０表示ができるパルス計数方式を提
供するものである。以下、図面により実施例を詳
細に説明する。 第２図は、本発明の一実施例のパルス計数方式
のブロツク図を示したもので、１は入力端子、２
はカウンタ、３はレジスタ、４は加算器、５はラ
ツチ回路、６はデコーダドライバ、７は表示回
路、８は比較器、９，９′はカウンタ、１０は比
較器、１１はオアゲートであり、この構成は第１
図の従来例と同じであるが、本実施例では、比較
器１２でゲートタイムＴを多分割した最新計数期
間の内容、即ちカウンタ２の計数内容を検出し、
この内容が０となつたとき、ラツチ回路５へクリ
ア信号を出力し、表示値をただちに０とするよう
にしている。 このように構成した本実施例のパルス計数方式
では、第１図の従来例と同様にカウンタ２の計数
内容が０でない場合は、加算器４で加算された最
新計数値とラツチ回路５の表示値との差が所定値
以上のとき、ラツチ回路５の表示値が最新計数値
に最新され、その差が所定値以下のとき、その差
の継続回数が計数されるチラツキ防止動作が行な
われるが、カウンタ１の内容が０になつたとき
は、表示値はただちに０とする。
１表のＡの場合は、加算器４からの計数値が
「５」、「６」、…の＋１の断続変動を呈しているの
で、計数値が「６」のとき、即ちゲートタイム
T2，T4，…１の回置きの計数時に比較器８から
信号が出力され、カウンタ９で計数される。カウ
ンタ９は比較器８からの出力信号が途絶えたと
き、即ち差が０になつたとき（この例では「５」
のとき）、比較器８の出力がなくなるので、この
ときにカウンタ９はリセツトされるように構成さ
れているため、この計数値と表示値の差の値が＋
１で比較器１０に予め設定されてある連続回数
（この例では連続３回）に達することがなく、従
つて比較器１０からオアゲート１１にロードパル
スが出力されず、ラツチ回路５の内容は「５」の
まま保持され、表示器７における表示値は変化せ
ず、従つてチラツキが防止される。なお、計数値
が「−１」の変動を呈しているときには、比較器
８からカウンタ９′に信号が出され、比較器１０
で前述と同様の連続回数の判定が行なわれる。 次に、第１表のＢの場合は、計数値が「５」か
ら「６」になつた状態、即ち＋１で安定している
ので、比較器８から連続して差の信号が出力さ
れ、カウンタ９で連続３回計数すると、比較器１
０からロードパルスが出され、オアゲート１１を
介してラツチ回路５に印加され、保持内容が
「６」に変更され、表示器７でその変化がただち
にデジタル表示される。 また、第１表のＣの場合には、計数値と表示値
の差が「10」、「７」、「４」で、表示単位の「２」
以上となつているので、比較器８からロードパル
スが出力され、オアゲート１１を介してラツチ回
路５の保持内容を更新し、表示器５でその変化が
ただちにデジタル表示される。 しかしながら、この第１表のＣの場合は、ゲー
トタイムT3を経過したときに、計数値が０に変
化しているが、加算器４の内容はただちに０とは
ならず、ゲートタイムT4を経過した後に始めて
０になるので、例えば車輛が急停車した場合で
も、表示値はゲートタイムT4を経過した後に始
めて０になり、応答性が悪いという欠点があつ
た。 更に、この従来例において、第１表のＡ及びＢ
に示したように、計数値と表示値の差が所定値以
下、即ち表示単位の「１」以下のときは、その差
が所定回数連続した場合にのみ表示値を更新する
チラツキ防止機能を備えているため、第１表のＤ
の場合のように、ゲートタイムT3で「１」にな
つた後でゲートタイムT4で「０」になつた場合
には、上記所定回数「３」に相当する時間経過後
に始めて「０」を表示するという応答性の悪さを
持つていた。なお、第１表のＥの場合のように、
所定値が表示単位の「２」である場合には、表示
値に「２」が所定回数現われた後、「０」が表示
されるという欠点があつた。 本発明は、上記従来例の欠点を解消するため
に、多分割した計数期間の最新計数値が０となつ
たとき、表示値を強制的に０表示することを特徴
とし、その目的は例えば車速が急に０になつたと
き、遅滞なく０表示ができるパルス計数方式を提
供するものである。以下、図面により実施例を詳
細に説明する。 第２図は、本発明の一実施例のパルス計数方式
のブロツク図を示したもので、１は入力端子、２
はカウンタ、３はレジスタ、４は加算器、５はラ
ツチ回路、６はデコーダドライバ、７は表示回
路、８は比較器、９，９′はカウンタ、１０は比
較器、１１はオアゲートであり、この構成は第１
図の従来例と同じであるが、本実施例では、比較
器１２でゲートタイムＴを多分割した最新計数期
間の内容、即ちカウンタ２の計数内容を検出し、
この内容が０となつたとき、ラツチ回路５へクリ
ア信号を出力し、表示値をただちに０とするよう
にしている。 このように構成した本実施例のパルス計数方式
では、第１図の従来例と同様にカウンタ２の計数
内容が０でない場合は、加算器４で加算された最
新計数値とラツチ回路５の表示値との差が所定値
以上のとき、ラツチ回路５の表示値が最新計数値
に最新され、その差が所定値以下のとき、その差
の継続回数が計数されるチラツキ防止動作が行な
われるが、カウンタ１の内容が０になつたとき
は、表示値はただちに０とする。
【表】
Claims (1)
- １ ゲートタイムを多分割した計数期間内の入力
パルス数を順次計数、シフトするカウンタ及びシ
フトレジスタからなる計数部と、この計数部にお
いて記憶される前記ゲートタイム相当の計数内容
を加算し、計数総和を求める加算器と、この加算
器における計数総和を表示値として保持するラツ
チ回路と、このラツチ回路の内容を表示する表示
器と、前記加算器における最新計数総和とラツチ
回路における現表示値との差が所定値を越えるか
否かを判定する比較器と、この判定出力により前
記差が所定値以内で、所定回数連続した場合に前
記表示値を更新し、前記差が所定値を越えた場合
には、ただちに前記表示値を更新するカウンタか
らなる判定部と、前記計数部におけるカウンタ内
の最新計数値が０になつたとき、前記ラツチ回路
内の表示値を０とする比較器とから構成されるパ
ルス計数方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127682A JPS58148522A (ja) | 1982-02-26 | 1982-02-26 | パルス計数方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127682A JPS58148522A (ja) | 1982-02-26 | 1982-02-26 | パルス計数方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58148522A JPS58148522A (ja) | 1983-09-03 |
| JPS6367774B2 true JPS6367774B2 (ja) | 1988-12-27 |
Family
ID=12326797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127682A Granted JPS58148522A (ja) | 1982-02-26 | 1982-02-26 | パルス計数方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148522A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758904B2 (ja) * | 1987-06-24 | 1995-06-21 | 日本電気株式会社 | パルス計数装置 |
-
1982
- 1982-02-26 JP JP3127682A patent/JPS58148522A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58148522A (ja) | 1983-09-03 |
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