JPS6367676B2 - - Google Patents
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- JPS6367676B2 JPS6367676B2 JP56030143A JP3014381A JPS6367676B2 JP S6367676 B2 JPS6367676 B2 JP S6367676B2 JP 56030143 A JP56030143 A JP 56030143A JP 3014381 A JP3014381 A JP 3014381A JP S6367676 B2 JPS6367676 B2 JP S6367676B2
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- 238000010586 diagram Methods 0.000 description 8
- 244000145845 chattering Species 0.000 description 5
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- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G5/00—Setting, i.e. correcting or changing, the time-indication
- G04G5/02—Setting, i.e. correcting or changing, the time-indication by temporarily changing the number of pulses per unit time, e.g. quick-feed method
- G04G5/022—Setting, i.e. correcting or changing, the time-indication by temporarily changing the number of pulses per unit time, e.g. quick-feed method quick-feed method
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Description
【発明の詳細な説明】
本発明はデジタル電子時計における、リユーズ
操作に応じた時刻修正回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a time adjustment circuit for a digital electronic watch in response to a reuse operation.
従来、デジタル電子時計の時刻修正手段として
は、ボタンスイツチを２個用いて、修正桁の選択
と、その桁の早送りを行う、いわゆるセレクトア
ンドセツト方式が一般的である。 Conventionally, a so-called select-and-set method has been commonly used as a time adjustment means for digital electronic watches, in which two button switches are used to select a digit to be corrected and to rapidly advance that digit.
ところが、従来の針式電子時計を使い慣れてい
る人にとつてこの方法は、修正桁の選択を行つ
て、それからその桁だけを早送りするというもの
であり、非常にわずらわしく、また、修正方法が
わからなくなる恐れがあつた。 However, for those who are accustomed to using conventional hand-type electronic watches, this method involves selecting the digit to be corrected and then fast-forwarding only that digit, which is extremely troublesome and makes it difficult to understand how to correct it. There was a fear that it would disappear.
本発明はかかる欠点を除くため、デジタル電子
時計の修正スイツチにリユーズを用い、そのリユ
ーズの回転速さに応じて、修正スピードを段階的
に加速できるように構成することを目的とする。 SUMMARY OF THE INVENTION In order to eliminate such drawbacks, it is an object of the present invention to use a reuse as a correction switch of a digital electronic timepiece, and to configure the reuse so that the adjustment speed can be increased in stages according to the rotational speed of the reuse.
以下、図面に従つて本発明の詳細な説明をす
る。第１図は、本発明の概念的な動作図であり第
３図は本発明のブロツク構成図である。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a conceptual operational diagram of the present invention, and FIG. 3 is a block diagram of the present invention.
１は発振分周回路であり、２は秒カウンタであ
り、３は１分カウンタであり、４は10分カウンタ
であり、５は時間カウンタであり、６と７はオア
回路であり、８はデコーダドライバであり、９は
修正回路である。 1 is an oscillation frequency divider circuit, 2 is a second counter, 3 is a 1 minute counter, 4 is a 10 minute counter, 5 is a time counter, 6 and 7 are OR circuits, and 8 is an OR circuit. It is a decoder driver, and 9 is a correction circuit.
第２図のブロツク構成は公知であるため、各ブ
ロツクの接続、及び動作は省略する。 Since the block configuration shown in FIG. 2 is well known, the connections and operations of each block will be omitted.
本発明のポイントである修正回路９は、Ｃ＋と
Ｃ−という２個のスイツチが接続されている。こ
のＣ＋はリユーズの右回転操作が行われた時に動
作するスイツチであり、また、Ｃ−は同様に左回
転操作に対応している。 The correction circuit 9, which is the key point of the present invention, is connected to two switches, C+ and C-. C+ is a switch that operates when the reuse is rotated to the right, and C- similarly corresponds to rotation to the left.
修正回路９からは、X1信号（図示する）と
X10信号とUP信号が発生し、それぞれオア回路
６と７と、カウンタ列３と４と５のアツプダウン
制御端子に接続されている。 From the correction circuit 9, the X1 signal (shown) and
The X10 signal and the UP signal are generated and are connected to the OR circuits 6 and 7 and the up/down control terminals of the counter columns 3, 4, and 5, respectively.
ここで、X1信号は１分カウンタ３を修正する
ための早送り信号であり、X10信号は10分カウン
タ４を修正するための早送り信号である。また、
UP信号は、Ｃ＋入力か、Ｃ−入力かによつて制
御されるアツプダウン制御信号である。 Here, the X1 signal is a fast forward signal for correcting the 1 minute counter 3, and the X10 signal is a fast forward signal for correcting the 10 minute counter 4. Also,
The UP signal is an up-down control signal controlled by either the C+ input or the C- input.
次に、この修正回路９の詳細な説明を、第３図
以降に基づいて行う。 Next, a detailed explanation of this correction circuit 9 will be given based on FIG. 3 and subsequent figures.
第３図は修正回路の回路図である。 FIG. 3 is a circuit diagram of the correction circuit.
１１はチヤタリング防止回路であり、１２はフ
リツプフロツプ（以下、Ｆ／Ｆと略す）であり、
１３と１４と１５はオア回路であり、１６はタイ
マー回路であり、１７はワンシヨツトマルチであ
り、１８はＦ／F5段から構成されるシフトレジ
スタであり、１９はインバータであり、２０と２
１と２２と２３と２４はアンド回路である。 11 is a chattering prevention circuit, 12 is a flip-flop (hereinafter abbreviated as F/F),
13, 14, and 15 are OR circuits, 16 is a timer circuit, 17 is a one-shot multi, 18 is a shift register consisting of 5 stages of F/F, 19 is an inverter, and 20 and 2 are
1, 22, 23, and 24 are AND circuits.
Ｃ＋とＣ−の両スイツチはチヤタリング防止回
路１１へ接続され、チヤタリング防止回路１１の
出力Ｃ＋Ｐ（図示する）信号はオア回路１３の一
方の入力端とＦ／Ｆ１２のセツト入力端にそれぞ
れ接続される。 Both the C+ and C- switches are connected to the chattering prevention circuit 11, and the output C+P (shown) signal of the chattering prevention circuit 11 is connected to one input terminal of the OR circuit 13 and the set input terminal of the F/F 12, respectively. .
また、Ｃ−Ｐ（図示する）信号は、オア回路１
３の他の一方の入力端とＦ／Ｆ１２のリセツト入
力端にそれぞれ接続される。 Moreover, the C-P (shown) signal is the OR circuit 1
3 and the reset input terminal of F/F 12, respectively.
オア回路１３の出力は、シフトレジスタ１８の
クロツク入力端とオア回路１４と１５のそれぞれ
の入力端に接続される。 The output of OR circuit 13 is connected to the clock input terminal of shift register 18 and to the input terminals of OR circuits 14 and 15, respectively.
シフトレジスタ１８のＤ入力端はVDD端に接地
され、Q1出力はインバータ１９の入力端へ、Q2
出力はアンド回路２０の入力端へ、Q3出力はア
ンド回路２１の入力端へ、Q4出力はオア回路１
５の入力端へ、Q5出力はアンド回路２２の入力
端へそれぞれ接続される。 The D input terminal of the shift register 18 is grounded to the V DD terminal, the Q 1 output is connected to the input terminal of the inverter 19, and the Q 2
The output goes to the input end of the AND circuit 20, the Q3 output goes to the input end of the AND circuit 21, and the Q4 output goes to the OR circuit 1.
The Q5 output is connected to the input end of the AND circuit 22, respectively.
32Hz信号はチヤタリング防止回路１１とタイ
マー回路１６のφ端子にそれぞれ接続され、タイ
マー回路の最終出力はワンシヨツトマルチ１７の
入力端へ接続され、ワンシヨツトマルチ１７の出
力（図ではRST信号で示す）はシフトレジスタ
１８のリセツト端子とＦ／Ｆ１２のクロツク入力
端にそれぞれ接続される。 The 32Hz signal is connected to the φ terminal of the chattering prevention circuit 11 and the timer circuit 16, respectively, and the final output of the timer circuit is connected to the input terminal of the one-shot multi 17, and the output of the one-shot multi 17 (indicated by the RST signal in the figure) are connected to the reset terminal of the shift register 18 and the clock input terminal of the F/F 12, respectively.
インバータ１９の出力はオア回路１４の入力端
に接続され、オア回路１４の出力はタイマー回路
１６のリセツト入力端へ接続される。 The output of the inverter 19 is connected to the input terminal of the OR circuit 14, and the output of the OR circuit 14 is connected to the reset input terminal of the timer circuit 16.
また、16Hz信号はアンド回路２０と２１と２
２のそれぞれの入力端に接続され、8Hz信号はア
ンド回路２０と２２のそれぞれの入力端に接続さ
れる。 Also, the 16Hz signal is the AND circuit 20, 21 and 2.
2, and the 8Hz signal is connected to each input terminal of AND circuits 20 and 22.
アンド回路２０と２１のそれぞれの出力信号は
オア回路１５の入力端に接続され、オア回路１５
の出力はアンド回路２３の入力端へ、アンド回路
２２の出力はアンド回路２４の入力端へそれぞれ
接続される。 The output signals of the AND circuits 20 and 21 are connected to the input terminal of the OR circuit 15.
The output of the AND circuit 23 is connected to the input terminal of the AND circuit 23, and the output of the AND circuit 22 is connected to the input terminal of the AND circuit 24.
また、ストローブ信号（STBで図示する）が
アンド回路２３と２４のそれぞれの入力端へ接続
される。 Further, a strobe signal (indicated by STB) is connected to the input terminals of AND circuits 23 and 24, respectively.
以下、修正のための動作を説明するが、ここで
タイマー回路１６は、0.5秒を計測するタイマー
である。 The operation for correction will be described below, and the timer circuit 16 is a timer that measures 0.5 seconds.
本発明の意図するところは、リユーズをゆつく
り回転した場合は１分単位での修正、また、１回
目の入力が発生してから0.5秒以内にもう一度回
転入力が発生した場合には約６分修正、また、２
回目の入力が発生してから0.5秒以内にもう一度
回転入力が発生した場合には10数分〜20分の修正
ということで、回転入力が発生する毎に、その時
点から分カウンタを所定のパルスでカウントする
という、いわゆる自走タイプの修正である。そし
て、回転入力の履歴に応じて、短時間内に多くの
回転入力が発生した場合は、修正スピードを加速
するというものである。 The intention of the present invention is to make corrections in 1 minute increments when the reuse is rotated slowly, and for approximately 6 minutes if another rotation input occurs within 0.5 seconds after the first input occurs. Correction, also 2
If a rotation input occurs again within 0.5 seconds after the first input occurs, the correction will be made for 10 to 20 minutes, so every time a rotation input occurs, the minute counter will be set to a predetermined pulse. This is a so-called self-propelled type correction that counts by. Depending on the history of rotational inputs, if a large number of rotational inputs occur within a short period of time, the correction speed is accelerated.
さらには、１分カウンタでの早送りだけでな
く、多くの回転入力が発生した場合は10分単位で
の早送りも可能とする。 Furthermore, in addition to fast-forwarding using a one-minute counter, it is also possible to fast-forward in 10-minute increments if a large number of rotational inputs occur.
シフトレジスタ１８は、回転入力の履歴を保持
するレジスタであり、これはタイマー回路１６か
ら発生する0.5秒信号（RST信号に置き換える）
によりリセツトされる。 The shift register 18 is a register that holds the history of rotation input, and this is a 0.5 second signal (replaced with the RST signal) generated from the timer circuit 16.
It is reset by
第４―Ａ図から第４―Ｄ図は第３図におけるタ
イミング図である。 4-A to 4-D are timing diagrams in FIG. 3.
以下、修正動作は第４―Ａ図以降を用いて説明
する。 Hereinafter, the correction operation will be explained using FIG. 4-A and subsequent figures.
第４―Ａ図は、Ｃ＋Ｐ信号が0.5秒以内に２回
発生した時のタイミング図である。（斜線で示す）
まず、１回目のＣ＋Ｐ信号でシフトレジスタ１８
のQ1出力がレベル１になり、タイマー回路１６
を計数可能とする。同時に、Ａ信号がＣ＋Ｐと同
じタイミングで発生し、X1信号が１個発生する。
ここで、ストローブ信号STBは、32Hz毎に発生
するパルスであり、そのタイミングは図のとおり
である。 Figure 4-A is a timing diagram when the C+P signal occurs twice within 0.5 seconds. (indicated by diagonal lines)
First, with the first C+P signal, the shift register 18
Q1 output becomes level 1, and timer circuit 16
can be counted. At the same time, the A signal is generated at the same timing as C+P, and one X1 signal is generated.
Here, the strobe signal STB is a pulse generated every 32 Hz, and its timing is as shown in the figure.
２回目のＣ＋Ｐ信号により、シフトレジスタ１
８のQ2出力もレベル１になる。同時に、タイマ
ー回路１６がリセツトされ、そこから再び0.5秒
を計測する。 By the second C+P signal, shift register 1
8's Q2 output also becomes level 1. At the same time, the timer circuit 16 is reset and starts counting 0.5 seconds again from there.
シフトレジスタ１８のQ2出力により、アンド
回路２０が開き、図示するタイミングでＢ信号、
及びX1信号が発生する。そして、２回目のＣ＋
Ｐ信号が発生してから0.5秒後にRST信号が発生
する。その間、0.5秒間はシフトレジスタ１８の
Q2出力が有効になつているため、X1信号は４個
発生する。つまり、合計６個のX1信号が発生す
る。そしてこのX1信号により、１分カウンタ３
が自走修正される。以上で、６分の修正が行われ
る。 The Q2 output of the shift register 18 opens the AND circuit 20, and the B signal and
and X1 signal is generated. And the second C+
The RST signal is generated 0.5 seconds after the P signal is generated. During that time, for 0.5 seconds, shift register 18 is
Since Q2 output is enabled, four X1 signals are generated. In other words, a total of six X1 signals are generated. And by this X1 signal, 1 minute counter 3
is self-propelled. This completes the 6 minute correction.
次に、第４―Ｂ図は、回転入力が連続的に３回
入力した例である。 Next, FIG. 4-B shows an example in which rotation input is input three times in succession.
この場合は、２回目のＣ＋Ｐ信号が発生してか
ら0.5秒以内に再びＣ＋Ｐ信号が発生するため、
シフトレジスタ１８のQ3出力までがレベル１に
なる。このQ3信号によりアンド回路２１が開き、
図示するようなX1信号が発生する。この例では
11分の早送りが行われたことになる。 In this case, the C+P signal will be generated again within 0.5 seconds after the second C+P signal is generated, so
Up to the Q3 output of the shift register 18 becomes level 1. This Q 3 signal opens the AND circuit 21,
An X1 signal as shown is generated. In this example
This means that 11 minutes of fast forwarding has occurred.
第４―Ｃ図は、Ｃ−Ｐ信号が連続して４回発生
した例である。動作的には、分桁は減算修正され
る。 FIG. 4-C is an example in which the C-P signal occurs four times in succession. Operationally, the minute digit is modified subtractively.
シフトレジスタ１８のQ4出力に応じて、22分
の減算修正が行われる。 In response to the Q4 output of shift register 18, a subtraction correction of 22 is performed.
第４―Ｄ図は、Ｃ＋Ｐ信号が連続して５回発生
した場合の例である。 FIG. 4-D is an example in which the C+P signal occurs five times in succession.
この場合は、シフトレジスタ１８のQ5出力が
レベル１になるため、アンド回路２２が開く。そ
して、X10信号が0.5秒間に５回発生する。すな
わち、10分桁への早送りも、１分桁への早送りと
並行して行われ、74分（１時間14分）の早送りで
ある。 In this case, the Q5 output of the shift register 18 becomes level 1, so the AND circuit 22 is opened. Then, the X10 signal is generated 5 times in 0.5 seconds. That is, fast-forwarding to the 10-minute digit is performed in parallel with fast-forwarding to the 1-minute digit, resulting in a fast-forward of 74 minutes (1 hour and 14 minutes).
ところで、Ｆ／Ｆ１２の働きは、正方向への修
正か、負方向への修正かを判別を行うものであ
り、例えば、Ｃ−Ｐ信号（負方向への修正信号）
が発生した場合に、UP信号がレベル０になる。
そして、自走中（0.5秒間）はカウンタ列をダウ
ンさせる。そして、自走修正が終了（RST信号
発生）すれば、再びカウンタ列をアツプコントロ
ールする。これは、通常の時計はすべてアツプ動
作であるからである。 By the way, the function of the F/F 12 is to determine whether the correction is in the positive direction or in the negative direction.For example, it uses the C-P signal (correction signal in the negative direction).
occurs, the UP signal becomes level 0.
Then, while running on its own (for 0.5 seconds), the counter row is down. Then, when the self-running correction is completed (RST signal is generated), the counter row is up-controlled again. This is because all normal clocks operate up.
以上説明したように、本発明は、デジタル電子
時計にもかかわらず針式電子時計の感覚で時刻修
正することができ、かつ迅速なる修正が可能であ
る。また、リユーズの回転入力が発生する毎にタ
イマーをリセツトするため、何時間もの修正を行
うときにリユーズ回転を連続して操作すればよ
い。したがつて、リユーズ操作にマツチした早送
り具合が得られる。 As described above, although the present invention is a digital electronic timepiece, it is possible to adjust the time with the feeling of a hand-type electronic timepiece, and the time can be adjusted quickly. Furthermore, since the timer is reset each time a reuse rotation input occurs, the reuse rotation can be operated continuously when making corrections for many hours. Therefore, it is possible to obtain a fast-forwarding condition that matches the reuse operation.
第１図は本発明の概念図、第２図は本発明のブ
ロツク構成、第３図は本発明の回路図、第４―Ａ
図から第４―Ｄ図は第３図におけるタイミング図
である。
１…発振分周回路、２…秒カウンタ、３…１分
カウンタ、４…10分カウンタ、５…時間カウン
タ、６，７…オア回路、８…デコーダドライバ、
９…修正回路、１１…チヤタリング防止回路、１
２…フリツプフロツプ、１３，１４，１５…オア
回路、１６…タイマー回路、１７…ワンシヨツト
マルチ、１８…シフトレジスタ、１９…インバー
タ、２０，２１，２２，２３，２４…アンド回
路。
Fig. 1 is a conceptual diagram of the present invention, Fig. 2 is a block configuration of the present invention, Fig. 3 is a circuit diagram of the present invention, and Fig. 4-A
FIG. 4-D is a timing diagram in FIG. 3. 1... Oscillation frequency divider circuit, 2... Second counter, 3... 1 minute counter, 4... 10 minute counter, 5... Time counter, 6, 7... OR circuit, 8... Decoder driver,
9... Correction circuit, 11... Chattering prevention circuit, 1
2... Flip-flop, 13, 14, 15... OR circuit, 16... Timer circuit, 17... One-shot multi, 18... Shift register, 19... Inverter, 20, 21, 22, 23, 24... AND circuit.
Claims (1)
イツチ信号を出力するスイツチを有するリユーズ
機構と、前記リユーズ機構から出力される前記ス
イツチ信号を入力してスイツチ信号の出力回数を
記憶する記憶回路と、前記スイツチ信号をリセツ
ト端子に入力して前記スイツチ信号入力から所定
時間以内に再びスイツチ信号の入力が無かつた場
合に前記記憶回路のリセツト端子に信号を出力し
記憶回路の記憶内容をリセツトするタイマー回路
と、前記記憶回路の出力を入力し、記憶回路が記
憶するスイツチ信号の出力回数の増加に従つて前
記時刻計数回路を修正するパルス信号のパルス数
を多くするパルス選択回路を備えたことを特徴と
する電子時計の修正回路。1. A reuse mechanism having a time counting circuit, a switch that outputs a switch signal according to the rotation of the reuse mechanism, and a storage circuit that inputs the switch signal output from the reuse mechanism and stores the number of times the switch signal is output. A timer that inputs the switch signal to a reset terminal and outputs a signal to the reset terminal of the memory circuit to reset the memory contents of the memory circuit if the switch signal is not input again within a predetermined time after the switch signal is input. and a pulse selection circuit that receives the output of the storage circuit and increases the number of pulses of the pulse signal that corrects the time counting circuit in accordance with an increase in the number of outputs of the switch signal stored in the storage circuit. Features a correction circuit for electronic clocks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56030143A JPS57144486A (en) | 1981-03-03 | 1981-03-03 | Correcting circuit for electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56030143A JPS57144486A (en) | 1981-03-03 | 1981-03-03 | Correcting circuit for electronic timepiece |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57144486A JPS57144486A (en) | 1982-09-07 |
| JPS6367676B2 true JPS6367676B2 (en) | 1988-12-27 |
Family
ID=12295539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56030143A Granted JPS57144486A (en) | 1981-03-03 | 1981-03-03 | Correcting circuit for electronic timepiece |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57144486A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335332U (en) * | 1986-08-22 | 1988-03-07 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155576A (en) * | 1976-06-21 | 1977-12-24 | Toshiba Corp | Input control circuit |
| JPS53139573A (en) * | 1977-05-11 | 1978-12-05 | Seikosha Kk | Signal generator |
| JPS55103491A (en) * | 1979-02-02 | 1980-08-07 | Seiko Epson Corp | Time correction mechanism of electronic watch |
-
1981
- 1981-03-03 JP JP56030143A patent/JPS57144486A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155576A (en) * | 1976-06-21 | 1977-12-24 | Toshiba Corp | Input control circuit |
| JPS53139573A (en) * | 1977-05-11 | 1978-12-05 | Seikosha Kk | Signal generator |
| JPS55103491A (en) * | 1979-02-02 | 1980-08-07 | Seiko Epson Corp | Time correction mechanism of electronic watch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57144486A (en) | 1982-09-07 |
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