JPS635432A - Microprocessor - Google Patents
MicroprocessorInfo
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- JPS635432A JPS635432A JP61150350A JP15035086A JPS635432A JP S635432 A JPS635432 A JP S635432A JP 61150350 A JP61150350 A JP 61150350A JP 15035086 A JP15035086 A JP 15035086A JP S635432 A JPS635432 A JP S635432A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS)ランジスタ等によって、集積回路とし
て構成されたマイクロプロセッサに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microprocessor configured as an integrated circuit using MOS transistors and the like.
最近、オフィス内の情報処理装置としてパーソナルコン
ピュータが著しく普及してきた。主として、これらのコ
ンピュータのCPUとして使用されるマイクロプロセッ
サの高性能製品の開発競争が激しくなっている。Recently, personal computers have become extremely popular as information processing devices in offices. Competition to develop high-performance microprocessor products, which are mainly used as CPUs in these computers, is intensifying.
従来、マイクロプロセッサを高速化する技術として、内
部における命令実行スピードを改善するため内部演算装
置の処理ビット数を外部よりアクセスされるデータ幅の
2倍にすること等の方法が採用されてきた。Conventionally, techniques for increasing the speed of microprocessors include methods such as increasing the number of processing bits of an internal arithmetic unit to twice the data width accessed from the outside in order to improve the internal instruction execution speed.
集積回路技術の進歩によって、1チツプの中に集積され
るトランジスタ数は急速に増加させることが可能になり
、パイプライン制御等の各種の並列処理法によってマイ
クロプロセッサ内部の演算装置のスピードは著しく向上
してきた。その結果、マイクロプロセッサにおいても、
内部の演算スピードに比べ、バス使用効率の向上に伴う
バス使用待ち時間が無視出来ない要素となってきた。Advances in integrated circuit technology have made it possible to rapidly increase the number of transistors integrated into a single chip, and various parallel processing methods such as pipeline control have significantly improved the speed of the arithmetic units inside microprocessors. I've been doing it. As a result, even in microprocessors,
Compared to the internal calculation speed, bus usage waiting time due to improved bus usage efficiency has become a factor that cannot be ignored.
いわゆる“パスネック”の発生である。This is the occurrence of a so-called "pass neck."
パスネックを解消する方法として、従来のマイクロプロ
セッサはキャッシュメモリの採用等があるが、最つども
単純な方法としてデータバス幅の拡大を行ってきた。Conventional microprocessors have adopted cache memory as a way to eliminate pathnecks, but the simplest method has always been to expand the data bus width.
−般にパスネック解消のためデータバスを拡大したとき
、従来のマイクロプロセッサではその効率追求の結果、
内部処理データビット数もデータバス幅のビット数に等
しくしてしまい命令アーキテクチャ−も新規にする場合
が多く、そのため既存のソフトウェアが使用できず、従
ってソフトウェア財産の継承が困難となるという問題点
かある。-Generally, when the data bus is expanded to eliminate pathnecks, conventional microprocessors pursue efficiency;
The number of internally processed data bits is set equal to the number of bits of the data bus width, and the instruction architecture is often new, which makes existing software unusable, making it difficult to inherit software assets. be.
本発明の目的は、従来のマイクロプロセッサ上で走るソ
フトウェア財産をそのまま継承することが出来、かつよ
り高性能なマイクロプロセッサを提供することにある。An object of the present invention is to provide a microprocessor that can directly inherit the software properties running on conventional microprocessors and has higher performance.
〔問題点を解決するための手段〕゛
本発明の装置は、−度に処理できるワード長がnビット
(nは自然数)の命令実行手段と、ビット幅がn×kビ
ット(kは自然数)すなわちにワードのデータバスと、
kワードの容量を有する命令キュバッファと、kワード
の容量を有する少なくとも1つのデータレジスタバッフ
ァと、制御信号をワード単位で独立に発生し、前記デー
タバスと前記命令キュバッファまたは前記データレジス
タバッファの少なくとも1つとの間で任意のワード数で
のデータの授受を制御し、前記命令実行手段と前記命令
キュバッファまたは前記データレジスタバッファの少な
くとも1つとの間でワード単位での任意のワードデータ
の授受を制御する制御手段とを含んで構成される。[Means for Solving the Problems] The device of the present invention has an instruction execution means with a word length of n bits (n is a natural number) that can be processed at a time, and a bit width of n×k bits (k is a natural number). i.e. a word data bus,
an instruction queue buffer having a capacity of k words, at least one data register buffer having a capacity of k words, and controlling signals independently generated in word units; control the exchange of data in an arbitrary number of words between the instruction execution means and at least one of the instruction queue buffer or the data register buffer, and exchange arbitrary word data in word units between the instruction execution means and at least one of the instruction queue buffer or the data register buffer; and a control means for controlling.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すブロック図である。第
1図のマイクロプロセッサは、従来の命令アーキテクチ
ャを実行する命令実行ユニット2と、命令実行ユニット
2の内部処理ワードの整数倍に拡大されたデータバス3
と、命令実行ユニット2とデータバス3との間に置かれ
た命令キュバッファ11およびデータレジスタバッファ
12と13、そして命令キュバッファ11およびデータ
レジスタバッファ12.13をコントロールし、ワード
単位のデータバス15の制御信号をコントロールするコ
ントロール部14を含むバスサイクル制御ユニット1を
有している。FIG. 1 is a block diagram showing one embodiment of the present invention. The microprocessor of FIG. 1 includes an instruction execution unit 2 that executes a conventional instruction architecture, and a data bus 3 that is expanded to an integral multiple of the internal processing words of the instruction execution unit 2.
, an instruction queue buffer 11 and data register buffers 12 and 13 placed between the instruction execution unit 2 and the data bus 3, and an instruction queue buffer 11 and data register buffers 12 and 13 placed between the instruction execution unit 2 and the data bus 3. The bus cycle control unit 1 includes a control section 14 that controls 15 control signals.
命令キュバッファ11は、従来の命令実行ユニット2で
処理されるワード長の整数倍の幅をもつデータバス3に
よってアクセスされた命令を一時蓄え、順に命令実行ユ
ニット2へ送り出す機能を有する。The instruction queue buffer 11 has a function of temporarily storing instructions accessed by the data bus 3 having a width that is an integral multiple of the word length processed by the conventional instruction execution unit 2, and sequentially sending them to the instruction execution unit 2.
データレジスタバッファ12は、命令以外のデータを一
時貯蓄するバッファであり、メモリとの間のリード/ラ
イト時のバッファ機能を有し、同時に命令実行ユニット
2がバッファ内の任意のワードをリード/ライト出来る
構造になっている。もし、従来の命令実行ユニット2が
メモリとメモリの間の演算命令をもつ場合、データレジ
スタバッファ13を更にもうけデータレジスタバッファ
12とともにソースレジスタ用およびデスティネーショ
ン用として使用される。The data register buffer 12 is a buffer that temporarily stores data other than instructions, and has a buffer function when reading/writing from/to the memory, and at the same time, the instruction execution unit 2 reads/writes any word in the buffer. It is structured so that it can be done. If the conventional instruction execution unit 2 has an operation instruction between memories, a data register buffer 13 is further provided and used together with the data register buffer 12 for a source register and a destination.
ここで、命令実行ユニット2は前述のように従来の命令
アーキテクチャ−に基づくソフトウェアを実行するユニ
ットであり、8ビツトのワード長をもつものとする。As mentioned above, the instruction execution unit 2 is a unit that executes software based on the conventional instruction architecture, and has a word length of 8 bits.
マイクロプロセッサとしてのデータバス3は、32ビツ
トの幅をもっている。The data bus 3 as a microprocessor has a width of 32 bits.
命令コードをアクセスした場合、32ビツトが一度に得
られ命令キュバッファ11に格納されて、8ビツトづつ
命令実行ユニット2へ出力される。When an instruction code is accessed, 32 bits are obtained at one time, stored in the instruction queue buffer 11, and outputted to the instruction execution unit 2 in 8 bits at a time.
もし、命令がメモリとメモリの演算の場合、最初のメモ
リアクセスによって32ビツトのデータがデスティネー
ションデータとしてデータレジスタバッファ12に格納
され、次のメモリアクセスによって別なメモリロケーシ
ョンの32とットデータがソースデータとしてデータレ
ジスタバッファ13に格納される。次のステップで命令
実行ユニット2へ8ビツトに分割されて出力され、演算
結果がデータレジスタバッファ12へ返されてくる。バ
ッファが満たされた段階で32ビツト分−度にメモリへ
ライトすることが出来る。If the instruction is a memory-to-memory operation, the first memory access stores 32 bits of data as destination data in the data register buffer 12, and the next memory access stores 32 bits of data in another memory location as source data. The data is stored in the data register buffer 13 as . In the next step, the data is divided into 8 bits and output to the instruction execution unit 2, and the operation result is returned to the data register buffer 12. Once the buffer is full, 32 bits can be written to memory.
もちろん、バス制御信号が8ビツトのワード毎に独立に
出力可能なため、命令によっては必要なワード数のみを
リード/ライトすることが出来る。これはコントロール
部14により制御される。Of course, since the bus control signal can be output independently for each 8-bit word, only the required number of words can be read/written depending on the command. This is controlled by the control section 14.
このように本実施例ではデータバス幅は従来より拡大す
るが命令実行のデータ幅を従来通りとし既存のソウトウ
エアを使用することができる。As described above, in this embodiment, although the data bus width is expanded compared to the conventional one, the data width for instruction execution remains the same as before, and existing software can be used.
以上説明したように本発明は、マイクロプロセッサのデ
ータバスの幅を従来の命令実行ユニットの処理ビット数
の整数倍にすることにより、従来の命令アーキテクチャ
に基づいて貯蓄されたソフトウェア財産をそっくり継承
しながら、集積回路技術の進歩に沿ってマイクロプロセ
ッサを高速化し、外部メモリに対するアクセスを減少さ
せることによってバスネックを解消することが出来ると
いう効果がある。As explained above, the present invention completely inherits the software assets accumulated based on the conventional instruction architecture by making the width of the data bus of the microprocessor an integral multiple of the number of processing bits of the conventional instruction execution unit. However, with advances in integrated circuit technology, the speed of microprocessors can be increased and accesses to external memory can be reduced, thereby eliminating bus necks.
第1図は本発明の一実施例を示すブロック図である。
1・・・バスサイクル制御ユニット、2・・・命令実行
ユニット、3・・・データバス、11・・・命令キュバ
ッファ、12.13・・・データレジスタバッファ、1
4・・・コントロール部、15・・・内部バス。FIG. 1 is a block diagram showing one embodiment of the present invention. 1... Bus cycle control unit, 2... Instruction execution unit, 3... Data bus, 11... Instruction queue buffer, 12.13... Data register buffer, 1
4...Control unit, 15...Internal bus.
Claims (1)
命令実行手段と、 ビット幅がn×kビット(kは自然数)すなわちkワー
ドのデータバスと、 kワードの容量を有する命令キュバッファと、kワード
の容量を有する少なくとも1つのデータレジスタバッフ
ァと、 制御信号をワード単位で独立に発生し、前記データバス
と前記命令キュバッファまたは前記データレジスタバッ
ファの少なくとも1つとの間で任意のワード数でのデー
タの授受を制御し、前記命令実行手段と前記命令キュバ
ッファまたは前記データレジスタバッファの少なくとも
1つとの間でワード単位での任意のワードデータの授受
を制御する制御手段とを含むことを特徴とするマイクロ
プロセッサ。[Scope of Claims] An instruction execution means with a word length of n bits (n is a natural number) that can be processed at one time, a data bus with a bit width of n×k bits (k is a natural number), that is, k words, and a capacity of k words. an instruction queue buffer having a capacity of k words, and at least one data register buffer having a capacity of k words; generating control signals independently in word units; control for controlling transfer of data in an arbitrary number of words between said instruction execution means and at least one of said instruction queue buffer or said data register buffer; A microprocessor comprising: means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61150350A JPS635432A (en) | 1986-06-25 | 1986-06-25 | Microprocessor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61150350A JPS635432A (en) | 1986-06-25 | 1986-06-25 | Microprocessor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS635432A true JPS635432A (en) | 1988-01-11 |
Family
ID=15495069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61150350A Pending JPS635432A (en) | 1986-06-25 | 1986-06-25 | Microprocessor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS635432A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6460135B1 (en) | 1998-10-02 | 2002-10-01 | Nec Corporation | Data type conversion based on comparison of type information of registers and execution result |
US6996700B2 (en) | 1991-06-24 | 2006-02-07 | Renesas Technology Corp. | Microcomputer and dividing circuit |
-
1986
- 1986-06-25 JP JP61150350A patent/JPS635432A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6996700B2 (en) | 1991-06-24 | 2006-02-07 | Renesas Technology Corp. | Microcomputer and dividing circuit |
US6460135B1 (en) | 1998-10-02 | 2002-10-01 | Nec Corporation | Data type conversion based on comparison of type information of registers and execution result |
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