JPS635325A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPS635325A JPS635325A JP61146965A JP14696586A JPS635325A JP S635325 A JPS635325 A JP S635325A JP 61146965 A JP61146965 A JP 61146965A JP 14696586 A JP14696586 A JP 14696586A JP S635325 A JPS635325 A JP S635325A
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Classifications
-
- G—PHYSICS
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-
- G—PHYSICS
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶表示装置に関し、特にアクティブマトリッ
クス方式の液晶表示方式に関する。
クス方式の液晶表示方式に関する。
液晶表示装置においては、液晶を挟む基板間の距離を一
定に保つ必要があり、従来はこのために、グラスファイ
バーなどのスペーサを液晶中に分散させる方法がとられ
ている。なお、薄膜トランジスタを使用した液晶表示装
置は例えば日経エレクトロニクス１９８４年９月１０日
号、Ｎｏ、３５１、頁２１１〜２４０で知られている。
定に保つ必要があり、従来はこのために、グラスファイ
バーなどのスペーサを液晶中に分散させる方法がとられ
ている。なお、薄膜トランジスタを使用した液晶表示装
置は例えば日経エレクトロニクス１９８４年９月１０日
号、Ｎｏ、３５１、頁２１１〜２４０で知られている。
ところがこのようにスペーサを液晶中に分散させる方法
を、高精細な液晶テレビ等を実現するものとして近年注
目されているアクティブマトリックス方式の液晶表示装
置に適用した場合、ＴＦＴ（薄膜トランジスタ）が形成
された凸部にスペーサが乗った場合と他の平坦部に乗っ
た場合とで、基板間のギャップにばらつきが発生すると
いう問題があった。
を、高精細な液晶テレビ等を実現するものとして近年注
目されているアクティブマトリックス方式の液晶表示装
置に適用した場合、ＴＦＴ（薄膜トランジスタ）が形成
された凸部にスペーサが乗った場合と他の平坦部に乗っ
た場合とで、基板間のギャップにばらつきが発生すると
いう問題があった。
この発明は、基板間ギャップのばらつきの少ないアクテ
ィブマトリックス方式の液晶表示装置を提供することを
目的とする。
ィブマトリックス方式の液晶表示装置を提供することを
目的とする。
上記問題点は、表示画素電極およびＴＦＴを形成した第
１の基板の１表示画素電極以外の部分にスペーサを形成
することによって解決される。
１の基板の１表示画素電極以外の部分にスペーサを形成
することによって解決される。
スペーサの位置は固定されるため、予め一定の高さの部
分に一定の厚さのスペーサを形成することによりギャッ
プは一定に規定される。
分に一定の厚さのスペーサを形成することによりギャッ
プは一定に規定される。
第２図は本発明の一実施例を示す平面図、第１図はその
Ｉ−１断面図である。
Ｉ−１断面図である。
同図において、５ＵＢ１は１．１（ｍ）程の厚さを有す
るガラス基板でありＧＴはＣｒ等から成るゲート電極で
ある。ＡＳは非晶質のＳｉであり、ゲート電極ＧＴやガ
ラス基板５ＵＢ１との間には電界効果トランジスタ（Ｆ
ＥＴ）のゲート絶縁膜として作用する膜ＧＩが形成され
ている。ＳＤＩ及びＳＤ２は一対のソース・ドレイン電
極であり。
るガラス基板でありＧＴはＣｒ等から成るゲート電極で
ある。ＡＳは非晶質のＳｉであり、ゲート電極ＧＴやガ
ラス基板５ＵＢ１との間には電界効果トランジスタ（Ｆ
ＥＴ）のゲート絶縁膜として作用する膜ＧＩが形成され
ている。ＳＤＩ及びＳＤ２は一対のソース・ドレイン電
極であり。
シリコン膜ＡＳ上に間隔をあけて、またゲート電ＩＧＴ
がそれらをまたぐように形成されている。
がそれらをまたぐように形成されている。
−対のソース・ドレイン電極ＳＤは、回路のバイアス極
性が変わると動作上のソース・ドレインが入れ替わるの
で、つまり通常のＦＥＴと同様に双方向性であるので、
両方共ソース・ドレイン電極と名づける。このソース・
ドレイン電極ＳＤは下からＮ ＋ （ドナー不純物濃度
の高い）非晶質Ｓｉ、Ｃｒ及びＡＱの３層構造とされて
いる。Ｎ”−３ｉ主電極は非晶質ＳＬとの接触抵抗を下
げ、Ｃｒ電極層はＡＱ＠極層がＳｉ層と反応するのを防
ぐために用いられる。ｐｓｖは保護膜であり、ＦＥＴを
湿気等から保護し、透明性が高く耐湿性の良い５ｉ０２
膜やＳｉ、Ｎ４膜で形成される。ＩＴＯはソース・ドレ
イン電極ＳＤの一方（Ｓ Ｄ ２）に接続された透明導
電膜であり、液晶表示装置の一方の電極として作用する
。他方のソース・ドレイン電極ＳＤＩはＹ方向に走る配
線としても兼用されている。又、Ｘ方向にはゲート電極
ＧＴが配線層も兼ねて走っている。ＬＳは外部光がＦＥ
Ｔの心臓部であるゲート領域に入り込まないようにする
ための遮光膜であり、Ｃｒ材等で形成される。このＦＥ
Ｔはソース電極に対してゲート電極を正のバイアスにす
ればソースとドレイン間の抵抗が小さくなり、ゲートバ
イアスを零に近くすれば大きな抵抗を示す。
性が変わると動作上のソース・ドレインが入れ替わるの
で、つまり通常のＦＥＴと同様に双方向性であるので、
両方共ソース・ドレイン電極と名づける。このソース・
ドレイン電極ＳＤは下からＮ ＋ （ドナー不純物濃度
の高い）非晶質Ｓｉ、Ｃｒ及びＡＱの３層構造とされて
いる。Ｎ”−３ｉ主電極は非晶質ＳＬとの接触抵抗を下
げ、Ｃｒ電極層はＡＱ＠極層がＳｉ層と反応するのを防
ぐために用いられる。ｐｓｖは保護膜であり、ＦＥＴを
湿気等から保護し、透明性が高く耐湿性の良い５ｉ０２
膜やＳｉ、Ｎ４膜で形成される。ＩＴＯはソース・ドレ
イン電極ＳＤの一方（Ｓ Ｄ ２）に接続された透明導
電膜であり、液晶表示装置の一方の電極として作用する
。他方のソース・ドレイン電極ＳＤＩはＹ方向に走る配
線としても兼用されている。又、Ｘ方向にはゲート電極
ＧＴが配線層も兼ねて走っている。ＬＳは外部光がＦＥ
Ｔの心臓部であるゲート領域に入り込まないようにする
ための遮光膜であり、Ｃｒ材等で形成される。このＦＥ
Ｔはソース電極に対してゲート電極を正のバイアスにす
ればソースとドレイン間の抵抗が小さくなり、ゲートバ
イアスを零に近くすれば大きな抵抗を示す。
液晶ＬＣは上下のガラス基板５ＵＢＩ及び５ＵＢ２間に
封入され、液晶分子の向きは上下の配向膜○ＲＩ２及び
○Ｒ１１で決められる。ＰＳＶ２はアクリル系の樹脂で
形成された保護膜である。
封入され、液晶分子の向きは上下の配向膜○ＲＩ２及び
○Ｒ１１で決められる。ＰＳＶ２はアクリル系の樹脂で
形成された保護膜である。
ＦＩＬはカラーフィルターである。ＩＴＯ２は配列され
た複数のピクセル電極ＩＴＯＩに対向する共通透明電極
である。
た複数のピクセル電極ＩＴＯＩに対向する共通透明電極
である。
このような表示体は、基板５ＵＢＩ側と５ＵＢ２側の積
層を別個に行い、その後液晶を封入することによって組
み立てられる。
層を別個に行い、その後液晶を封入することによって組
み立てられる。
ここで、ソース・ドレイン電極ＳＤＩの上に、スペーサ
ＳＰＩが形成しである。このスペーサＳＰ１は、例えば
次のようにして形成される。第３図において、保護膜Ｐ
ＳＶＩの上に蒸着もしくはスパッタ法等によりクロム膜
ＣＲを形成する（第３図Ａ）。次に、ホトレジストを塗
布し、パターニングしてレジストパターンＲＰを形成す
る（第３ｆｉＢ）。次いでこのレジストパターンＲＰを
マスクとし、メツキにより厚いニッケル膜ＮＩを形成す
る（第３図Ｃ）。その後レジストパターンＲＰを除去し
く第３図Ｄ）、さらにニッケルＩＩ！ＮＩをマスクとし
て不要なりロム膜ＣＲをエツチングにより除去する（第
３図Ｅ）。
ＳＰＩが形成しである。このスペーサＳＰ１は、例えば
次のようにして形成される。第３図において、保護膜Ｐ
ＳＶＩの上に蒸着もしくはスパッタ法等によりクロム膜
ＣＲを形成する（第３図Ａ）。次に、ホトレジストを塗
布し、パターニングしてレジストパターンＲＰを形成す
る（第３ｆｉＢ）。次いでこのレジストパターンＲＰを
マスクとし、メツキにより厚いニッケル膜ＮＩを形成す
る（第３図Ｃ）。その後レジストパターンＲＰを除去し
く第３図Ｄ）、さらにニッケルＩＩ！ＮＩをマスクとし
て不要なりロム膜ＣＲをエツチングにより除去する（第
３図Ｅ）。
このようにして予めガラス基板ＳＵＢ ｌ上の所定の位
置にスペーサＳＰＩを作りつけておくことにより、その
高さを一定とし、基板間のギャップ、つまり液晶層の厚
みにばらつきが生ずるのを防ぐことができる。
置にスペーサＳＰＩを作りつけておくことにより、その
高さを一定とし、基板間のギャップ、つまり液晶層の厚
みにばらつきが生ずるのを防ぐことができる。
なお、第２図に示した例では１つのピクセル平面パター
ンＰＩＸＩは縦、横の配列ピッチがほぼ同じとなるよう
に設計されており、ドツトの大きさが縦、横同じである
単色表示の場合はそのままのパターンで行、列に配列す
れば良い。
ンＰＩＸＩは縦、横の配列ピッチがほぼ同じとなるよう
に設計されており、ドツトの大きさが縦、横同じである
単色表示の場合はそのままのパターンで行、列に配列す
れば良い。
カラー表示の場合、赤、緑及び青等のカラーフィルター
を交互に横方向に配列する場合、すなわち縦ストライプ
の配列では１つのピクセルパターンは第４図Ａに示すよ
うに縦長にされ（Ｐ Ｉ Ｘ ２）、それと逆の横スト
ライプの配列では第４図Ｂに示すように横長にされる（
ＰＩＸ３）。この場合、スペーサは第４図Ｂのようにゲ
ート配線ＧＴ上に配置しても良い（ＳＦ３）。
を交互に横方向に配列する場合、すなわち縦ストライプ
の配列では１つのピクセルパターンは第４図Ａに示すよ
うに縦長にされ（Ｐ Ｉ Ｘ ２）、それと逆の横スト
ライプの配列では第４図Ｂに示すように横長にされる（
ＰＩＸ３）。この場合、スペーサは第４図Ｂのようにゲ
ート配線ＧＴ上に配置しても良い（ＳＦ３）。
第５図はこのようにして形成された液晶表示装置（ＬＣ
Ｄ）パネル（ＰＮＬ）の等価回路と、その周辺駆動回路
を示すものである。ＬＶＳはＬＣＤ垂直走査回路であり
、ＴＦＴのゲート電極に走査スイッチング信号を印加す
る。ＬＨ８はＬＣＤ水平走査回路であり、ＴＦＴのソー
ス・ドレイン電極ＳＤＩに順次選択的にビデオ信号を印
加する。
Ｄ）パネル（ＰＮＬ）の等価回路と、その周辺駆動回路
を示すものである。ＬＶＳはＬＣＤ垂直走査回路であり
、ＴＦＴのゲート電極に走査スイッチング信号を印加す
る。ＬＨ８はＬＣＤ水平走査回路であり、ＴＦＴのソー
ス・ドレイン電極ＳＤＩに順次選択的にビデオ信号を印
加する。
上述した実施例では、スペーサＳＰＩをソース・ドレイ
ン電極ＳＤ１の配線部分の上方に形成したが、この位置
はこれに限定されるものではなく、例えば第６図に示す
スペーサＳＰ２のようにゲート電極ＧＴの上方に形成し
てもよい、ただ、表示画素電極部、つまりピクセルパタ
ーンＰＩＸの部分は避けることにより、光の透過率が減
少するのを防ぐ、また、このように画素以外の部分にス
ペーサＳＰを形成することは隣接画素間の光の漏れを防
ぎ表示品質を向上させる上でも効果がある。
ン電極ＳＤ１の配線部分の上方に形成したが、この位置
はこれに限定されるものではなく、例えば第６図に示す
スペーサＳＰ２のようにゲート電極ＧＴの上方に形成し
てもよい、ただ、表示画素電極部、つまりピクセルパタ
ーンＰＩＸの部分は避けることにより、光の透過率が減
少するのを防ぐ、また、このように画素以外の部分にス
ペーサＳＰを形成することは隣接画素間の光の漏れを防
ぎ表示品質を向上させる上でも効果がある。
以上説明したように１本発明によれば、基板間ギャップ
、すなわち液晶層の厚みのばらつきを解消し表示むらの
ないアクティブマトリックス方式の液晶表示装置が得ら
れる。
、すなわち液晶層の厚みのばらつきを解消し表示むらの
ないアクティブマトリックス方式の液晶表示装置が得ら
れる。
第１図ないし第３図は本発明の一実施例を示す図で、第
１図は液晶表示装置の一実施例を示す断面図、第２図は
同じく平面図、第３図はスペーサの形成方法を説明する
ための工程断面図、第４図はピクセルパターンの他の構
成例を示す図、第５図は液晶表示装置パネルの等価回路
、第６図はスペーサの他の構成例を示す断面図である。 ＧＴ・・・ゲート電極、ＩＴＯＩ・・・ピクセル電極、
ＬＣ・・・液晶、ＰＩＸＩ〜ＰＩＸ３・・・ピクセルパ
ターン、ＳＤＩ、ＳＤ２・・・ソース・ドレイン電極、
ＳＰＩ、ＳＦ３・・・スヘーＰＩＸＩ・・・ピクセルパ
ターン 第４図Ａ
１図は液晶表示装置の一実施例を示す断面図、第２図は
同じく平面図、第３図はスペーサの形成方法を説明する
ための工程断面図、第４図はピクセルパターンの他の構
成例を示す図、第５図は液晶表示装置パネルの等価回路
、第６図はスペーサの他の構成例を示す断面図である。 ＧＴ・・・ゲート電極、ＩＴＯＩ・・・ピクセル電極、
ＬＣ・・・液晶、ＰＩＸＩ〜ＰＩＸ３・・・ピクセルパ
ターン、ＳＤＩ、ＳＤ２・・・ソース・ドレイン電極、
ＳＰＩ、ＳＦ３・・・スヘーＰＩＸＩ・・・ピクセルパ
ターン 第４図Ａ
Claims (1)
- １、複数の表示画素電極を形成した第１の基板と、対向
電極を形成した第２の基板とを所定の間隔をおいて対向
させ、間に液晶を挟持してなる液晶表示装置において、
第１の基板は、上記複数の表示画素電極と、各表示画素
電極をスイッチ駆動する複数のＴＦＴとをマトリックス
状に配列してなるアクティブマトリックス基板であり、
かつこの第１の基板の表示画素電極以外の部分に第１お
よび第２の基板間の間隔を規定するスペーサを形成して
なる液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146965A JPS635325A (ja) | 1986-06-25 | 1986-06-25 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146965A JPS635325A (ja) | 1986-06-25 | 1986-06-25 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635325A true JPS635325A (ja) | 1988-01-11 |
Family
ID=15419585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146965A Pending JPS635325A (ja) | 1986-06-25 | 1986-06-25 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635325A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131307A (ja) * | 1988-11-04 | 1990-05-21 | Kimoto & Co Ltd | セルとその製造方法 |
| JP2018174328A (ja) * | 2009-12-04 | 2018-11-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1986
- 1986-06-25 JP JP61146965A patent/JPS635325A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131307A (ja) * | 1988-11-04 | 1990-05-21 | Kimoto & Co Ltd | セルとその製造方法 |
| JP2018174328A (ja) * | 2009-12-04 | 2018-11-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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